JPH04186848A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH04186848A JPH04186848A JP31689490A JP31689490A JPH04186848A JP H04186848 A JPH04186848 A JP H04186848A JP 31689490 A JP31689490 A JP 31689490A JP 31689490 A JP31689490 A JP 31689490A JP H04186848 A JPH04186848 A JP H04186848A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタの製造方法に関し、特に
超高速、低雑音の電界効果トランジスタのゲート電極の
形成方法に関する。
超高速、低雑音の電界効果トランジスタのゲート電極の
形成方法に関する。
従来の超高速、低雑音電界効果トランジスタの製造方法
を第２図（ａ）〜（ｄ）を用いて説明する。まず第２図
（ａ）に示すように、ＧａＡｓ基板１上にアンドープＧ
ａＡｓ層２と、Ｓｉ不純物を含むＡβＧａＡｓ層３と、
Ｓｉ不純物を含むＧａＡｓ層４からなる３層の活性層５
を形成したのち、その上にフォトレジスト膜７を塗布法
により形成する。次に第２図（ｂ）に示すように、電子
ビーム露光法によってフォトレジスト膜７に開口部８を
形成したのちＧａＡｓ層４をエツチングする。次に第２
図（ｃ）に示すように、アルミ等の電極金属膜９を蒸着
する。次で第２図（ｄ）に示すように、リフトオフする
ことによってゲート電極９Ａを形成する。
を第２図（ａ）〜（ｄ）を用いて説明する。まず第２図
（ａ）に示すように、ＧａＡｓ基板１上にアンドープＧ
ａＡｓ層２と、Ｓｉ不純物を含むＡβＧａＡｓ層３と、
Ｓｉ不純物を含むＧａＡｓ層４からなる３層の活性層５
を形成したのち、その上にフォトレジスト膜７を塗布法
により形成する。次に第２図（ｂ）に示すように、電子
ビーム露光法によってフォトレジスト膜７に開口部８を
形成したのちＧａＡｓ層４をエツチングする。次に第２
図（ｃ）に示すように、アルミ等の電極金属膜９を蒸着
する。次で第２図（ｄ）に示すように、リフトオフする
ことによってゲート電極９Ａを形成する。
近年、素子の高速化をはかるため、ゲート電極の微細化
が進み、ピーシーチャオらによって１９８７年インター
ナショナルエレクトロンデバイスミーティングテクニカ
ルダイジェスト（Ｐ、Ｃ。
が進み、ピーシーチャオらによって１９８７年インター
ナショナルエレクトロンデバイスミーティングテクニカ
ルダイジェスト（Ｐ、Ｃ。
Ｃｈａｏ、ｅｔ ａｌ、 １ｎｔｅｒｎａｔｉｏｎａｌ
ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳｍｅｅｔｉｎｇ
ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ ８７ ｐ４１０
）で報告されたように、電子線露光法により０．１μｍ
のゲート電極を有する素子が作成され優れた高速性を示
した。今後さらに素子特性を向上させるため０゜１μｍ
以下のゲート電極を形成する技術が開発されつつある。
ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳｍｅｅｔｉｎｇ
ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ ８７ ｐ４１０
）で報告されたように、電子線露光法により０．１μｍ
のゲート電極を有する素子が作成され優れた高速性を示
した。今後さらに素子特性を向上させるため０゜１μｍ
以下のゲート電極を形成する技術が開発されつつある。
しかしながら、０．１μｍ以下のゲート電極をもつ電界
効果トランジスタをフォトレジスト膜のリフトオフ法で
作成するには以下のような問題点がある。第１にゲート
電極の微細化にともなって、ゲート開孔面積が減少する
ため、第２図（ｃ）に示す電極金属膜形成時、フォトレ
ジストＷｓ７がらのカス放出が活性層５表面にあたえる
影響が顕著になって、良好な半導体とケートを極界面が
形成できなくなる。従ってショットキー特性の劣化が著
しくなり、動作層の制御が十分行えなくなる。
効果トランジスタをフォトレジスト膜のリフトオフ法で
作成するには以下のような問題点がある。第１にゲート
電極の微細化にともなって、ゲート開孔面積が減少する
ため、第２図（ｃ）に示す電極金属膜形成時、フォトレ
ジストＷｓ７がらのカス放出が活性層５表面にあたえる
影響が顕著になって、良好な半導体とケートを極界面が
形成できなくなる。従ってショットキー特性の劣化が著
しくなり、動作層の制御が十分行えなくなる。
第２に、第２図（ｄ）に示すリフトオフ時に、ゲート電
極９Ａが剥がれやすくなり歩留りが大きく低下する。
極９Ａが剥がれやすくなり歩留りが大きく低下する。
またもうひとつの０．１μｍ以下のゲート電極をもつ電
界効果トランジスタを作成する方法として、呑口らによ
ってジャーナルオブクリスタルクロース（Ｋ、にａｍｏ
ｎ、Ｓ、Ｔａｋａｇｉｓｈｉ ａｎｄ ）１．Ｍｏｒｉ
：Ｊｏｕｒ−ｎａｌ ｏｆ ｃｒｙｓｔａｌ Ｇｒｏｗ
ｔｈ）７３巻（１９８５年）７３頁に、あるいは山口ら
によってジャパニーズジャーナルオブアプライドフィジ
ックス（Ｋ、Ｙａ−ｍａｇｕｃｈｉ、に、Ｏｋａｍｏｔ
ｏ、ａｎｄ Ｔ、Ｉｍａｉ：Ｊａｐａｎｅｓｅ Ｊｏｕ
ｒ−ｎ４１ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ）
２４巻（１９８５年）１６６６頁に報告されている、
高濃度半導体層の選択成長法による接合型ゲート電極の
形成方法も考えられる。しかしながら、選択成長法、例
えばハイドライド気相成長法や有機金属気相成長法では
、開口部面積により成長速度、成長形状が異なるという
問題点があり、０．１μｍ以下の開口部に制御性良くゲ
ート電極を形成することはできない。
界効果トランジスタを作成する方法として、呑口らによ
ってジャーナルオブクリスタルクロース（Ｋ、にａｍｏ
ｎ、Ｓ、Ｔａｋａｇｉｓｈｉ ａｎｄ ）１．Ｍｏｒｉ
：Ｊｏｕｒ−ｎａｌ ｏｆ ｃｒｙｓｔａｌ Ｇｒｏｗ
ｔｈ）７３巻（１９８５年）７３頁に、あるいは山口ら
によってジャパニーズジャーナルオブアプライドフィジ
ックス（Ｋ、Ｙａ−ｍａｇｕｃｈｉ、に、Ｏｋａｍｏｔ
ｏ、ａｎｄ Ｔ、Ｉｍａｉ：Ｊａｐａｎｅｓｅ Ｊｏｕ
ｒ−ｎ４１ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ）
２４巻（１９８５年）１６６６頁に報告されている、
高濃度半導体層の選択成長法による接合型ゲート電極の
形成方法も考えられる。しかしながら、選択成長法、例
えばハイドライド気相成長法や有機金属気相成長法では
、開口部面積により成長速度、成長形状が異なるという
問題点があり、０．１μｍ以下の開口部に制御性良くゲ
ート電極を形成することはできない。
本発明の目的は、０，１μｍ以下のゲート電極を歩留り
よくかつ、安定したチャネル／ゲート接合で形成するこ
とのできる電界効果トランジスタの製造方法を提供する
ことにある。
よくかつ、安定したチャネル／ゲート接合で形成するこ
とのできる電界効果トランジスタの製造方法を提供する
ことにある。
本発明の電界効果トランジスタの製造方法は、半導体基
板上に活性層を形成する工程と、前記活性層上に絶縁膜
を形成しパターニングしゲート電極形成用の開口部をも
うける工程と、有機金属原料を用いる分子線エピタキシ
ャル成長法により化合物半導体の高濃度層を選択成長さ
せ、前記開口部内に高濃度層からなるゲート電極を形成
する工程とを含んで構成される。
板上に活性層を形成する工程と、前記活性層上に絶縁膜
を形成しパターニングしゲート電極形成用の開口部をも
うける工程と、有機金属原料を用いる分子線エピタキシ
ャル成長法により化合物半導体の高濃度層を選択成長さ
せ、前記開口部内に高濃度層からなるゲート電極を形成
する工程とを含んで構成される。
本発明の電界効果トランジスタの製造方法は、電界効果
トランジスタのゲート電極を形成するとき、絶縁膜をマ
スクにゲート開口部し、有機金属原料をもちいた分子線
エピタキシャル成長法による選択成長法により、ゲート
電極に用いる化合物半導体の高濃度層を形成する。この
とき選択成長される表面は、成長前に昇温により表面の
自然酸化膜が除去されるため良好な接合が得られる。
トランジスタのゲート電極を形成するとき、絶縁膜をマ
スクにゲート開口部し、有機金属原料をもちいた分子線
エピタキシャル成長法による選択成長法により、ゲート
電極に用いる化合物半導体の高濃度層を形成する。この
とき選択成長される表面は、成長前に昇温により表面の
自然酸化膜が除去されるため良好な接合が得られる。
さらにゲート電極は結晶成長により形成しており、従来
のようにフォトレジスト膜のリフトオフ法を用いていな
いため、ゲート電極の剥がれが発生せず歩留りも向上す
る。また有機金属原料を用いた分子線エピタキシャル成
長法を用いるため、他の選択成長法、例えばハイドライ
ド気相成長法や有機金属気相成長法で問題となる、開口
部面積により成長速度や成長形状が異なるという問題点
がない。
のようにフォトレジスト膜のリフトオフ法を用いていな
いため、ゲート電極の剥がれが発生せず歩留りも向上す
る。また有機金属原料を用いた分子線エピタキシャル成
長法を用いるため、他の選択成長法、例えばハイドライ
ド気相成長法や有機金属気相成長法で問題となる、開口
部面積により成長速度や成長形状が異なるという問題点
がない。
〔実施例１〕
次に本発明の実施例について図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の実施例１を説明するた
めに工程順に示した半導体チップの断面図である。
めに工程順に示した半導体チップの断面図である。
ます第１図（ａ＞に示すように、活性層５として、分子
線エピタキシー法によって半絶縁性ＧａＡｓ基板１上に
形成した厚さ７００ｎｍのノンドープのＧａＡｓ層２と
厚さ３０ｎｍのＳｉドープ（２Ｘ １０１８ｃｍ−’）
のＡｆＧａＡｓ層３と厚さ５０ｎｍのＳｉドープ（３Ｘ
１０１８ｃｍ−’）のＧａＡｓ層４を用いた。そして
その上に絶縁膜６として気相成長法による厚さ５０ｎｒ
ｎの酸化シリコン膜（または窒化シリコン膜）を、フォ
トレジスト膜７としてＰＭＭＡレジストを順次形成した
。次に第１図（ｂ）に示すように、電子ビーム露光技術
により、フォトレジストＭＶに幅５０ｎｍのゲート電極
用の開口部８を形成する。
線エピタキシー法によって半絶縁性ＧａＡｓ基板１上に
形成した厚さ７００ｎｍのノンドープのＧａＡｓ層２と
厚さ３０ｎｍのＳｉドープ（２Ｘ １０１８ｃｍ−’）
のＡｆＧａＡｓ層３と厚さ５０ｎｍのＳｉドープ（３Ｘ
１０１８ｃｍ−’）のＧａＡｓ層４を用いた。そして
その上に絶縁膜６として気相成長法による厚さ５０ｎｒ
ｎの酸化シリコン膜（または窒化シリコン膜）を、フォ
トレジスト膜７としてＰＭＭＡレジストを順次形成した
。次に第１図（ｂ）に示すように、電子ビーム露光技術
により、フォトレジストＭＶに幅５０ｎｍのゲート電極
用の開口部８を形成する。
その後、第１図（ｃ）に示すように、ＣＦ４ガスを用い
た反応性イオンエツチング（ＲＩＥ）法によりフォトレ
ジストＭ７をマスクとして絶縁膜６をエツチングした。
た反応性イオンエツチング（ＲＩＥ）法によりフォトレ
ジストＭ７をマスクとして絶縁膜６をエツチングした。
次にＣＣ，Ｃ２Ｆ２ガスを用いた反応性イオンエツチン
グ法によりフォトレジスト膜７と絶縁膜６をマスクにＧ
ａＡｓ層４をＡ１２ Ｇ ａ Ａ ｓ層３に対して選択
的にエツチング除去しＡｐＧａＡｓ層３を露出させた。
グ法によりフォトレジスト膜７と絶縁膜６をマスクにＧ
ａＡｓ層４をＡ１２ Ｇ ａ Ａ ｓ層３に対して選択
的にエツチング除去しＡｐＧａＡｓ層３を露出させた。
次に第１図（ｄ）に示すように、酸素プラズマ処理と有
機洗浄を行なうことによりフォトレジスト膜７を除去し
た。そして基板を有機金属分子線エピタキシャル成長装
置内に入れ、６３０℃に昇温し表面の自然酸化膜を除去
した。さらに基板温度４００℃でトリメチルガリウム（
ＴＭＧ）の流量を２．０１７ｗ１ｎ、Ａｓの分圧をｌＸ
ｌ０−５Ｔｏｒｒとしてｐ＋Ｇ ａ Ａ ｓ層を１．０
μｍの厚さに選択成長し、ゲート長５０ｎｍのｐ ＋
ｎ接合型の高濃度半導体層からなるゲート電極１０を形
成した。
機洗浄を行なうことによりフォトレジスト膜７を除去し
た。そして基板を有機金属分子線エピタキシャル成長装
置内に入れ、６３０℃に昇温し表面の自然酸化膜を除去
した。さらに基板温度４００℃でトリメチルガリウム（
ＴＭＧ）の流量を２．０１７ｗ１ｎ、Ａｓの分圧をｌＸ
ｌ０−５Ｔｏｒｒとしてｐ＋Ｇ ａ Ａ ｓ層を１．０
μｍの厚さに選択成長し、ゲート長５０ｎｍのｐ ＋
ｎ接合型の高濃度半導体層からなるゲート電極１０を形
成した。
このときのアクセプタ不純物である炭素は、ＴＭＧから
自動的に選択成長層に取り込まれその不純物濃度は５
Ｘ １０２０ｃｔａ−３となる。この濃度は活性層５の
不純物濃度（３Ｘ １０１８ｃｍ−’）に比べ２桁大き
く、ｐ″′ｎ接合型トランジスタとして良好な特性を示
した。またゲート電極１０のはがれがなく、歩留りも良
かった。
自動的に選択成長層に取り込まれその不純物濃度は５
Ｘ １０２０ｃｔａ−３となる。この濃度は活性層５の
不純物濃度（３Ｘ １０１８ｃｍ−’）に比べ２桁大き
く、ｐ″′ｎ接合型トランジスタとして良好な特性を示
した。またゲート電極１０のはがれがなく、歩留りも良
かった。
〔実施例２〕
第１図に示した実施例１と同様に、活性層５上に絶縁膜
６とフォトレジストＭ７を形成し、フォトレジスト膜７
に電子ビーム露光法により５０ｎｍのゲート開口部８を
形成し、次でＣＦ４カスを用いた反応性イオンエツチン
グ法によりフォトレジスト膜７をマスクに絶縁ＷＩ６を
エツチングした。次にＣＣη２Ｆ２Ｃ２Ｆ２ガス応性イ
オンエッチツク法によりフォトレジスト膜７と絶縁膜６
をマスクにＧａＡｓ層４をエツチング除去しＡＪＧａＡ
ｓ層３を露出させた。次に酸素プラズマ処理と有機洗浄
を行なうことによりフォトレジストＭ６を除去した。
６とフォトレジストＭ７を形成し、フォトレジスト膜７
に電子ビーム露光法により５０ｎｍのゲート開口部８を
形成し、次でＣＦ４カスを用いた反応性イオンエツチン
グ法によりフォトレジスト膜７をマスクに絶縁ＷＩ６を
エツチングした。次にＣＣη２Ｆ２Ｃ２Ｆ２ガス応性イ
オンエッチツク法によりフォトレジスト膜７と絶縁膜６
をマスクにＧａＡｓ層４をエツチング除去しＡＪＧａＡ
ｓ層３を露出させた。次に酸素プラズマ処理と有機洗浄
を行なうことによりフォトレジストＭ６を除去した。
そして、基板を有機金属分子線エピタキシャル成長装置
内に入れ６３０℃に昇温し表面の自然酸化膜を除去した
。さらに基板温度６００”Ｃでトリエチルカリウム（Ｔ
ＥＧ）の流量を２．０ｍρ／ｗｉｎ、 ｐ型不純物とし
テメタ’ｙ（ＣＨ４）を０゜１ｍ、＆／ｗｉｎで８００
’Ｃでクラッキングして導入し、Ａｓの分圧をｌＸｌ
０−５Ｔｏｒｒとしｐ４ＧａＡｓ層を１．０μｍの厚さ
に選択成長し、ゲート長５０ｎｍのｐ＋ｎ接合型の高濃
度半導体層からなるゲート電極を形成した。このときの
アクセプタ不純物である炭素の不純物濃度は５×ＩＱ２
０ｃｍ−３であり、活性層５の不純物濃度（３×１０１
８ｃｍ−’）に比べ２桁大きくｐ”ｎ接合型トランジス
タとして良好な特性を示した。ぼたゲート電極のはがれ
がなく、歩留りも良がった。
内に入れ６３０℃に昇温し表面の自然酸化膜を除去した
。さらに基板温度６００”Ｃでトリエチルカリウム（Ｔ
ＥＧ）の流量を２．０ｍρ／ｗｉｎ、 ｐ型不純物とし
テメタ’ｙ（ＣＨ４）を０゜１ｍ、＆／ｗｉｎで８００
’Ｃでクラッキングして導入し、Ａｓの分圧をｌＸｌ
０−５Ｔｏｒｒとしｐ４ＧａＡｓ層を１．０μｍの厚さ
に選択成長し、ゲート長５０ｎｍのｐ＋ｎ接合型の高濃
度半導体層からなるゲート電極を形成した。このときの
アクセプタ不純物である炭素の不純物濃度は５×ＩＱ２
０ｃｍ−３であり、活性層５の不純物濃度（３×１０１
８ｃｍ−’）に比べ２桁大きくｐ”ｎ接合型トランジス
タとして良好な特性を示した。ぼたゲート電極のはがれ
がなく、歩留りも良がった。
尚、上記実施例においては活性層を精成するＧａＡｓ層
４に開口部を設け、ＡＡＧａＡｓ層３上にゲート電極を
形成した場合について説明したが、ＧａＡｓ４上にゲー
ト電極を設けてもよい。
４に開口部を設け、ＡＡＧａＡｓ層３上にゲート電極を
形成した場合について説明したが、ＧａＡｓ４上にゲー
ト電極を設けてもよい。
以上説明したように本発明によれば、電界効果トランジ
スタの製造方法において、０．１μｍ以下のゲートを極
を歩留りよく形成でき、ｔな接合特性の再現性も向上さ
せることができる。このため、高速の電界効果トランジ
スタの製造が可能となる。
スタの製造方法において、０．１μｍ以下のゲートを極
を歩留りよく形成でき、ｔな接合特性の再現性も向上さ
せることができる。このため、高速の電界効果トランジ
スタの製造が可能となる。
第１図（ａ）〜（ｄ）は本発明の実施例１を説明するた
めに工程順に示した半導体チップの断面図である。第２
図（ａ）〜（ｄ）は従来の電界効果トランジスタの製造
方法を説明するための半導体チップの断面図である。 １ ・−Ｇ ａ Ａ ｓ基板、２−＝ Ｇ ａ Ａ ｓ
層、３ ・Ａ 、ｆｆＧａＡｓ層、４・・・ＧａＡｓ層
、５・・・活性層、６・・・絶縁膜、７・・・フォトレ
ジスト膜、８・・・開口部、９・・・電極金属、９Ａ・
・・ゲート電極、１０・・・ゲート電極。
めに工程順に示した半導体チップの断面図である。第２
図（ａ）〜（ｄ）は従来の電界効果トランジスタの製造
方法を説明するための半導体チップの断面図である。 １ ・−Ｇ ａ Ａ ｓ基板、２−＝ Ｇ ａ Ａ ｓ
層、３ ・Ａ 、ｆｆＧａＡｓ層、４・・・ＧａＡｓ層
、５・・・活性層、６・・・絶縁膜、７・・・フォトレ
ジスト膜、８・・・開口部、９・・・電極金属、９Ａ・
・・ゲート電極、１０・・・ゲート電極。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に活性層を形成する工程と、前記活性
層上に絶縁膜を形成しパターニングしゲート電極形成用
の開口部をもうける工程と、有機金属原料を用いる分子
線エピタキシャル成長法により化合物半導体の高濃度層
を選択成長させ、前記開口部内に高濃度層からなるゲー
ト電極を形成する工程とを含むことを特徴とする電界効
果トランジスタの製造方法。 ２、有機金属原料として、トリメチルガリウム（ＴＭＧ
）を用いる請求項１記載の電界効果トランジスタの製造
方法。 ３、有機金属原料として、エチル基を含む有機金属原料
を用い、アクセプタ不純物として炭素を用いる請求項１
記載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2316894A JP2773425B2 (ja) | 1990-11-21 | 1990-11-21 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2316894A JP2773425B2 (ja) | 1990-11-21 | 1990-11-21 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04186848A true JPH04186848A (ja) | 1992-07-03 |
| JP2773425B2 JP2773425B2 (ja) | 1998-07-09 |
Family
ID=18082099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2316894A Expired - Fee Related JP2773425B2 (ja) | 1990-11-21 | 1990-11-21 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2773425B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2694657A1 (fr) * | 1992-08-06 | 1994-02-11 | Mitsubishi Electric Corp | Dispositif à semiconducteurs et procédé de fabrication. |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS533776A (en) * | 1976-06-30 | 1978-01-13 | Matsushita Electric Ind Co Ltd | Semiconducotr device and its production |
| JPS6054479A (ja) * | 1983-09-05 | 1985-03-28 | Oki Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| JPS6148917A (ja) * | 1984-08-15 | 1986-03-10 | Nippon Telegr & Teleph Corp <Ntt> | ３−ｖ族化合物半導体選択ド−プヘテロ構造の形成法 |
| JPS63132484A (ja) * | 1986-11-22 | 1988-06-04 | Sony Corp | 接合型電界効果トランジスタの製造方法 |
| JPS63318784A (ja) * | 1987-06-22 | 1988-12-27 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| JPH02101784A (ja) * | 1988-10-11 | 1990-04-13 | Matsushita Electric Ind Co Ltd | 量子井戸細線の製造方法と量子井戸箱の製造方法および量子井戸細線レーザ |
-
1990
- 1990-11-21 JP JP2316894A patent/JP2773425B2/ja not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS533776A (en) * | 1976-06-30 | 1978-01-13 | Matsushita Electric Ind Co Ltd | Semiconducotr device and its production |
| JPS6054479A (ja) * | 1983-09-05 | 1985-03-28 | Oki Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| JPS6148917A (ja) * | 1984-08-15 | 1986-03-10 | Nippon Telegr & Teleph Corp <Ntt> | ３−ｖ族化合物半導体選択ド−プヘテロ構造の形成法 |
| JPS63132484A (ja) * | 1986-11-22 | 1988-06-04 | Sony Corp | 接合型電界効果トランジスタの製造方法 |
| JPS63318784A (ja) * | 1987-06-22 | 1988-12-27 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| JPH02101784A (ja) * | 1988-10-11 | 1990-04-13 | Matsushita Electric Ind Co Ltd | 量子井戸細線の製造方法と量子井戸箱の製造方法および量子井戸細線レーザ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2694657A1 (fr) * | 1992-08-06 | 1994-02-11 | Mitsubishi Electric Corp | Dispositif à semiconducteurs et procédé de fabrication. |
| US5470767A (en) * | 1992-08-06 | 1995-11-28 | Mitsubishi Denki Kabushiki Kaisha | Method of making field effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2773425B2 (ja) | 1998-07-09 |
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