JPS63198375A - Ｍｅｓ型ｆｅｔ装置 - Google Patents
Ｍｅｓ型ｆｅｔ装置Info
- Publication number
- JPS63198375A JPS63198375A JP62031001A JP3100187A JPS63198375A JP S63198375 A JPS63198375 A JP S63198375A JP 62031001 A JP62031001 A JP 62031001A JP 3100187 A JP3100187 A JP 3100187A JP S63198375 A JPS63198375 A JP S63198375A
- Authority
- JP
- Japan
- Prior art keywords
- region
- drain
- concentration
- edge
- active layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/161—Source or drain regions of field-effect devices of FETs having Schottky gates
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＧａＡｓ結昂を基板とするＭＢＳ型ＦＥＴ装置
に関する。
に関する。
従来のオフセット型ＭＥＳＦＥＴの構造の一例として、
第３図に示すものがある。すなわち、ＧａＡｓ基板１０
上にソース領域３．ドレイン領域４を設け、これらの間
に活性層５を有し、この活性層５上に金属のゲート電極
１を設け、ソース領域３、ドレイン領域４上にそれぞれ
オーミックコンタクト７を設け、これらオーミックコン
タクト７とゲート電極１との間にパッシベーション膜と
なる表面保護膜８を設けたものである。
第３図に示すものがある。すなわち、ＧａＡｓ基板１０
上にソース領域３．ドレイン領域４を設け、これらの間
に活性層５を有し、この活性層５上に金属のゲート電極
１を設け、ソース領域３、ドレイン領域４上にそれぞれ
オーミックコンタクト７を設け、これらオーミックコン
タクト７とゲート電極１との間にパッシベーション膜と
なる表面保護膜８を設けたものである。
従来のＧ ａ Ａ ｓ −Ｍ Ｅ Ｓ Ｆ Ｅ Ｔにお
いては、ゲート・ドレイン間耐圧を向上させるように、
ゲート端部とドレイン端部との距離を適当にとり、ショ
ットキー空乏層のドレイン端部での電界集中を制御する
ことにより、所望の電極間耐圧を得ていた。
いては、ゲート・ドレイン間耐圧を向上させるように、
ゲート端部とドレイン端部との距離を適当にとり、ショ
ットキー空乏層のドレイン端部での電界集中を制御する
ことにより、所望の電極間耐圧を得ていた。
しかし、この従来技術では、比較的低濃度の活性層５も
しくはエピタキシャル成長層が表面に露出し、この露出
部分をシリコン酸化膜もしくはシリコン窒化膜等の表面
保護膜８で被覆している。
しくはエピタキシャル成長層が表面に露出し、この露出
部分をシリコン酸化膜もしくはシリコン窒化膜等の表面
保護膜８で被覆している。
従って、ゲート・ドレイン間の耐圧は、これら被覆した
絶縁膜８の荷電状態（正電荷または負電荷およびこれら
の電荷量）に依存し、しかもこれら電荷状態とは同一膜
種であっても、化成膜、プラズマ膜、ＣＶＤ膜等の形成
条件によって大きく変動するため、耐圧の制御性がよく
なかった。すなわち、耐圧はドレインのオフセット量の
みならず、膜質（膜種）依存性をもっこととなり、その
耐圧制御が困難となる。
絶縁膜８の荷電状態（正電荷または負電荷およびこれら
の電荷量）に依存し、しかもこれら電荷状態とは同一膜
種であっても、化成膜、プラズマ膜、ＣＶＤ膜等の形成
条件によって大きく変動するため、耐圧の制御性がよく
なかった。すなわち、耐圧はドレインのオフセット量の
みならず、膜質（膜種）依存性をもっこととなり、その
耐圧制御が困難となる。
本発明の目的は、これらの問題点を解決し、表面保護膜
の荷電状態により影響されず、耐圧の制御性をよくした
ＭＥＳ型ＦＥＴ装置を提供することにある。
の荷電状態により影響されず、耐圧の制御性をよくした
ＭＥＳ型ＦＥＴ装置を提供することにある。
本発明の構成は、Ｇ ａ Ａ ｓからなる基板上にソー
ス領域、ドレイン領域およびこれら領域の間に活性層領
域を設け、この活性領域上にゲート金属を設け、このゲ
ート金属が前記ソース領域、ドレイン領域に対して偏在
したオフセットゲート構造からなるＭＥＳ型ＦＥＴ装置
において、前記ゲート金属の端部と前記ドレイン領域の
端部との間の中間領域の表面層に、前記活性層と同じ導
電型となる不純物をイオン注入して前記ソース領域、ド
レイン領域よりは低濃度で前記活性層よりは高濃度の中
間濃度領域を形成したことを特徴とする。
ス領域、ドレイン領域およびこれら領域の間に活性層領
域を設け、この活性領域上にゲート金属を設け、このゲ
ート金属が前記ソース領域、ドレイン領域に対して偏在
したオフセットゲート構造からなるＭＥＳ型ＦＥＴ装置
において、前記ゲート金属の端部と前記ドレイン領域の
端部との間の中間領域の表面層に、前記活性層と同じ導
電型となる不純物をイオン注入して前記ソース領域、ド
レイン領域よりは低濃度で前記活性層よりは高濃度の中
間濃度領域を形成したことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の断面図である。この図
において、１はゲート電極、２は中濃度活性領域で、２
１はゲート電極１に対しセルフ・アライン構造、２２は
オフセット構造の領域となっている。これら中濃度領域
端部２１，２２の遷択は、目標とするゲート・ドレイン
間耐圧の値により決る。比較的低耐圧の場合はセルフ・
アライン構造の中濃度の領域２１となり、高耐圧の場合
はオフセット構造の領域２２が適している。なお、この
領域２２をより高耐圧とするには、この領域２２がドレ
イン側に接近させる。しかし、ドレイン側ヘシフトする
ほど中濃度領域の表面電位緩和効果は薄れるので、目標
耐圧の許容する範囲で中濃度領域２２の端部はゲート側
へ接近することが好ましい。
において、１はゲート電極、２は中濃度活性領域で、２
１はゲート電極１に対しセルフ・アライン構造、２２は
オフセット構造の領域となっている。これら中濃度領域
端部２１，２２の遷択は、目標とするゲート・ドレイン
間耐圧の値により決る。比較的低耐圧の場合はセルフ・
アライン構造の中濃度の領域２１となり、高耐圧の場合
はオフセット構造の領域２２が適している。なお、この
領域２２をより高耐圧とするには、この領域２２がドレ
イン側に接近させる。しかし、ドレイン側ヘシフトする
ほど中濃度領域の表面電位緩和効果は薄れるので、目標
耐圧の許容する範囲で中濃度領域２２の端部はゲート側
へ接近することが好ましい。
第２図は本発明の第２の実施例の断面図を示す。図中、
６はソース側に設けられた中濃度領域で、ソース抵抗を
減少させると同時にソース領域３とドレイン領域４とを
反転して使用することも可能となる例である。
６はソース側に設けられた中濃度領域で、ソース抵抗を
減少させると同時にソース領域３とドレイン領域４とを
反転して使用することも可能となる例である。
この中濃度の表面薄層２により、ゲート・ドレイン間耐
圧が表面保護膜８の荷電状態にはまず無関係になり、ゲ
ート端をドレイン端との距離のオフセット量のみに依存
することとなる。
圧が表面保護膜８の荷電状態にはまず無関係になり、ゲ
ート端をドレイン端との距離のオフセット量のみに依存
することとなる。
また、γ線、Ｘ線等のイオン化放射線を照射して表面保
護膜中に発生したエレクトロン・ホールペアによって前
述の荷電状態が変化しても、ニレクロトンに比べてホー
ル膜中にトラップされ易いので中間濃度薄層により表面
電位変化が緩和される。
護膜中に発生したエレクトロン・ホールペアによって前
述の荷電状態が変化しても、ニレクロトンに比べてホー
ル膜中にトラップされ易いので中間濃度薄層により表面
電位変化が緩和される。
以上説明したように、本発明によればゲート・ドレイン
間耐圧が、ゲート端とドレイン端との距離にのみ依存し
、表面保護膜・荷電状態には影響されず、耐圧制御が確
実にでき、表面保護膜の荷電状態の変動に対して安定な
素子が得られるという効果がある。
間耐圧が、ゲート端とドレイン端との距離にのみ依存し
、表面保護膜・荷電状態には影響されず、耐圧制御が確
実にでき、表面保護膜の荷電状態の変動に対して安定な
素子が得られるという効果がある。
第１図、第２図は本発明の第１および第２の実施例の断
面図、第３図は従来のＭＥＳ型ＦＥＴの構成を示す断面
図である。 １・・・ゲート電極（金属）、２．２１．２２・・・中
濃度領域、３・・・ソース領域、４・・・ドレイン領域
、５・・・活性層、６・・・ソース側中濃度領域、７・
・・オーミックコンタクト、８・・・表面保護膜（パッ
シベーション膜）、１０・・・基板。
面図、第３図は従来のＭＥＳ型ＦＥＴの構成を示す断面
図である。 １・・・ゲート電極（金属）、２．２１．２２・・・中
濃度領域、３・・・ソース領域、４・・・ドレイン領域
、５・・・活性層、６・・・ソース側中濃度領域、７・
・・オーミックコンタクト、８・・・表面保護膜（パッ
シベーション膜）、１０・・・基板。
Claims (1)
- ＧａＡｓからなる基板上にソース領域、ドレイン領域お
よびこれら領域の間に活性層領域を設け、この活性領域
上にゲート金属を設け、このゲート金属が前記ソース領
域、ドレイン領域に対して偏在したオフセットゲート構
造からなるＭＥＳ型ＦＥＴ装置において、前記ゲート金
属の端部と前記ドレイン領域の端部との間の中間領域の
表面層に、前記活性層と同じ導電型となる不純物をイオ
ン注入して前記ソース領域、ドレイン領域よりは低濃度
で前記活性層よりは高濃度の中間濃度領域を形成したこ
とを特徴とするＭＥＳ型ＦＥＴ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62031001A JPS63198375A (ja) | 1987-02-13 | 1987-02-13 | Ｍｅｓ型ｆｅｔ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62031001A JPS63198375A (ja) | 1987-02-13 | 1987-02-13 | Ｍｅｓ型ｆｅｔ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63198375A true JPS63198375A (ja) | 1988-08-17 |
Family
ID=12319336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62031001A Pending JPS63198375A (ja) | 1987-02-13 | 1987-02-13 | Ｍｅｓ型ｆｅｔ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63198375A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2650915A1 (fr) * | 1989-08-11 | 1991-02-15 | Thomson Composants Microondes | Transistor a effet de champ et son procede de realisation |
| JPH0499334A (ja) * | 1990-08-18 | 1992-03-31 | Nec Corp | 電界効果トランジスタ |
| JPH04188635A (ja) * | 1990-11-19 | 1992-07-07 | Nec Corp | 半導体装置の製造方法 |
| US5324969A (en) * | 1991-08-20 | 1994-06-28 | Sanyo Electric Co., Ltd. | High-breakdown voltage field-effect transistor |
-
1987
- 1987-02-13 JP JP62031001A patent/JPS63198375A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2650915A1 (fr) * | 1989-08-11 | 1991-02-15 | Thomson Composants Microondes | Transistor a effet de champ et son procede de realisation |
| JPH0499334A (ja) * | 1990-08-18 | 1992-03-31 | Nec Corp | 電界効果トランジスタ |
| JPH04188635A (ja) * | 1990-11-19 | 1992-07-07 | Nec Corp | 半導体装置の製造方法 |
| US5324969A (en) * | 1991-08-20 | 1994-06-28 | Sanyo Electric Co., Ltd. | High-breakdown voltage field-effect transistor |
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