JPH04190444A - バスインターフェイス装置 - Google Patents
バスインターフェイス装置Info
- Publication number
- JPH04190444A JPH04190444A JP32423390A JP32423390A JPH04190444A JP H04190444 A JPH04190444 A JP H04190444A JP 32423390 A JP32423390 A JP 32423390A JP 32423390 A JP32423390 A JP 32423390A JP H04190444 A JPH04190444 A JP H04190444A
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- Japan
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- fifo
- bus
- data
- central processing
- processing unit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は２つの中央演算処理装置を有するマイコンシ
ステムにおいて、特に転送速度の向上ト転送精度の向上
を図ったバスインターフェイス装置に関するものである
。
ステムにおいて、特に転送速度の向上ト転送精度の向上
を図ったバスインターフェイス装置に関するものである
。
第２図は従来のバスインターフェイス回路の構成を示す
ブロック図である。図において、第１の中央演算処理装
置１はアドレスバス２、データバス３、コントロールバ
ス４を介して、データレジスタ５とステータスレジスタ
６に接続している。
ブロック図である。図において、第１の中央演算処理装
置１はアドレスバス２、データバス３、コントロールバ
ス４を介して、データレジスタ５とステータスレジスタ
６に接続している。
データレジスタ５とステータスレジスタ６はアドレスバ
ス２、データバス３、コントロールバス４を介して、ポ
ート７に接続している。一方、第２の中央演算処理装置
８はアドレスバス２、データバス３、コノトロールバス
４を介してボー）７に接続している。
ス２、データバス３、コントロールバス４を介して、ポ
ート７に接続している。一方、第２の中央演算処理装置
８はアドレスバス２、データバス３、コノトロールバス
４を介してボー）７に接続している。
次に動作について説明する。第１の中央演算処理装置）
から第２の中央演算処理装置８にデータを転送する場合
、第１の中央演算処理装ｍ１はアドレスバス２によりス
テータスレジスタ６の番地台指定し、コントロールバス
４から読み出しイ二号ヲ出力し、データバス３にステー
タスレジスタ６の内容を取り込むことにより、データバ
ス５の状態を調べる。ステータスレシスクロはデータレ
ジスタ５のデータの有無を示すレジスタで、データレジ
スタ５にデータがない場合はステータスレジスタ６のデ
ータの有無を示すビットがクリアされており、第１の中
央演算処理装置１はアドレスバス２によりデータレジス
タ５の番地を指定し、コントロールバス４に書き込み信
号を出力し、データバス３にデータを出力し、データレ
ジスタ５に１バイト分のデータの書き込みを行う。この
時、データレジスタ５から信号ＭＡ９を介してステータ
スレジスタ６に信号が出力され、ステータスし・ジスタ
ロのデータの有無を示すピットがセットされる。第１の
中央演算処理装置１は常にステータスレジスタ６の状態
を監視しており、ステータスレシスクロがセットされる
とデータレジスタ５への書き込みを中止する。第２の中
央演算処理装置８もまたステータスレジスタ６の状態を
監視しており、ステータスレジスタ６がセットされると
、アドレスバス２によりデータレジスタ５の番地を指定
し、コン）・ロールバス４に読み出し信号を出力し、デ
ータバス３を介してデータレジスタ５の１バイト分のデ
ータを取り込む。この時、データレジスタ５から信号線
Ａ９を介して信号が出力され、ステータスレジスタ６は
クリアされる。第２の中央演算処理装置８から第１の中
央演算処理装置１ヘデータを転送する場合は、上記の動
作とは逆の動作で行われる。
から第２の中央演算処理装置８にデータを転送する場合
、第１の中央演算処理装ｍ１はアドレスバス２によりス
テータスレジスタ６の番地台指定し、コントロールバス
４から読み出しイ二号ヲ出力し、データバス３にステー
タスレジスタ６の内容を取り込むことにより、データバ
ス５の状態を調べる。ステータスレシスクロはデータレ
ジスタ５のデータの有無を示すレジスタで、データレジ
スタ５にデータがない場合はステータスレジスタ６のデ
ータの有無を示すビットがクリアされており、第１の中
央演算処理装置１はアドレスバス２によりデータレジス
タ５の番地を指定し、コントロールバス４に書き込み信
号を出力し、データバス３にデータを出力し、データレ
ジスタ５に１バイト分のデータの書き込みを行う。この
時、データレジスタ５から信号ＭＡ９を介してステータ
スレジスタ６に信号が出力され、ステータスし・ジスタ
ロのデータの有無を示すピットがセットされる。第１の
中央演算処理装置１は常にステータスレジスタ６の状態
を監視しており、ステータスレシスクロがセットされる
とデータレジスタ５への書き込みを中止する。第２の中
央演算処理装置８もまたステータスレジスタ６の状態を
監視しており、ステータスレジスタ６がセットされると
、アドレスバス２によりデータレジスタ５の番地を指定
し、コン）・ロールバス４に読み出し信号を出力し、デ
ータバス３を介してデータレジスタ５の１バイト分のデ
ータを取り込む。この時、データレジスタ５から信号線
Ａ９を介して信号が出力され、ステータスレジスタ６は
クリアされる。第２の中央演算処理装置８から第１の中
央演算処理装置１ヘデータを転送する場合は、上記の動
作とは逆の動作で行われる。
従来のバスインターフェイス回路は以上のように構成さ
れていたので、中央演算処理装置間のデータの転送が１
バイトずつしか行えないため、転送速度の向上が図れな
いという問題点があり、また、転送の途中で事故などに
よる転送中断が生じた場合、データレジスタにデータが
残ってしまい次からの転送が正常に行えないという問題
点があった。
れていたので、中央演算処理装置間のデータの転送が１
バイトずつしか行えないため、転送速度の向上が図れな
いという問題点があり、また、転送の途中で事故などに
よる転送中断が生じた場合、データレジスタにデータが
残ってしまい次からの転送が正常に行えないという問題
点があった。
この発明は上記のような問題点を解消するためになされ
たもので、中央演算処理装置間でのデータの転送速度の
向上と転送精度の向上を図ったバスインターフェイス回
路を得ることを目的とする。
たもので、中央演算処理装置間でのデータの転送速度の
向上と転送精度の向上を図ったバスインターフェイス回
路を得ることを目的とする。
この発明に係るバスインターフェイス回路ハ、数バイト
のデータレジスタを持つＦＩＦＯ回路、ＦＩＦＯコント
ローラ、ＦＩＦＯステータスレジスタ、中央演算処理装
置、アドレスバス、データバス、コントロールバス、ポ
ートを備えたもので、第１の中央演算処理装置はデータ
バスを介して、ＦＩＦＯ回路、ＦＩＦＯコントローラ、
ＦＩＦＯステータスレジスタに、アドレスバスを介して
ＦＩＦＯコントローラ、ＦＩＦＯステータスレジスタに
、そしてコントロールバスを介してＦＩＦＯステータス
レジスタに接続している。
のデータレジスタを持つＦＩＦＯ回路、ＦＩＦＯコント
ローラ、ＦＩＦＯステータスレジスタ、中央演算処理装
置、アドレスバス、データバス、コントロールバス、ポ
ートを備えたもので、第１の中央演算処理装置はデータ
バスを介して、ＦＩＦＯ回路、ＦＩＦＯコントローラ、
ＦＩＦＯステータスレジスタに、アドレスバスを介して
ＦＩＦＯコントローラ、ＦＩＦＯステータスレジスタに
、そしてコントロールバスを介してＦＩＦＯステータス
レジスタに接続している。
ＦＩＦＯ回路はデータバスを介してポートに接続してい
る。ＦＩＦＯコノトローラはアドレスバス、コントロー
ルバスを介してポートに接続している。そして、ＦＩＦ
Ｏステータスレジスタはアドレスバス、データバス、コ
ントロールバスを介シてホートニ接続したものである。
る。ＦＩＦＯコノトローラはアドレスバス、コントロー
ルバスを介してポートに接続している。そして、ＦＩＦ
Ｏステータスレジスタはアドレスバス、データバス、コ
ントロールバスを介シてホートニ接続したものである。
この発明におけるバスインターフェイス装置は、１バイ
トのデータレジスタの代わりに数バイトのデータレジス
タを持つＦＩＦＯ回路を用いたので、中央演算処理装置
間でデータの一括転送ができるために、転送速度の向上
が期待でき、また、ＦＩＦＯコントローラにＦＩＦＯ回
路の内容をクリアする機能を設けたので、事故などによ
る転送の中断があっても次からの転送を正常に開始する
ことができる。
トのデータレジスタの代わりに数バイトのデータレジス
タを持つＦＩＦＯ回路を用いたので、中央演算処理装置
間でデータの一括転送ができるために、転送速度の向上
が期待でき、また、ＦＩＦＯコントローラにＦＩＦＯ回
路の内容をクリアする機能を設けたので、事故などによ
る転送の中断があっても次からの転送を正常に開始する
ことができる。
また、Ｆ［ＦＯ回路の転送方向を設定できるようにした
ので、バスインターフェイス回路の規模を半分にするこ
とができる。
ので、バスインターフェイス回路の規模を半分にするこ
とができる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例であるバスインク−フエイ
ス回路のブロック図である。図において、第１の中央演
算処理値＠１はアトＬ・スバス２を介してＦＩＦＯコン
トローラ１１、ＦＩＦＯステータデー、；スフ６ａに、
データバス３を介してＦＩＦＯ回路５ａ。
ス回路のブロック図である。図において、第１の中央演
算処理値＠１はアトＬ・スバス２を介してＦＩＦＯコン
トローラ１１、ＦＩＦＯステータデー、；スフ６ａに、
データバス３を介してＦＩＦＯ回路５ａ。
ＦＩＦＯコレ）−ローラ１１とＦＩＦＯステータデーノ
スタ６ａに、そしてコントロールバス４を介してＦＩＦ
Ｏコントローラ１１、Ｆ［ＦＯステデースレジスタ６ａ
に接続している。ＦＩＦＯ回路５ａはデータバス３を介
してポート７に接続している。ＦＩＦＯコントローラ１
１はアドレスバス２、コン’＋−＝−ルバス４を介して
ポート７に接続している。そしで、ＦＩＦＯステータス
レジスタ６ａはアドレスバス２、コツト０ ７１バス４
を介してポート７に接続している。ＦＩＦＯ回路５ａと
ＦＩＦＯコントローラ１１は信号線ＢＩＯを介して接続
されている。ＦＩＦＯコントローラ１１とＦＩＦＯステ
ータスレジスタ６ａは、信号線Ａ９を介して接続されて
いる。そして、第２の中央演算処理装置８はポート７を
介してアドレスバス２、データバス３、コントロールバ
ス４と接ＭＩ、でいる。
スタ６ａに、そしてコントロールバス４を介してＦＩＦ
Ｏコントローラ１１、Ｆ［ＦＯステデースレジスタ６ａ
に接続している。ＦＩＦＯ回路５ａはデータバス３を介
してポート７に接続している。ＦＩＦＯコントローラ１
１はアドレスバス２、コン’＋−＝−ルバス４を介して
ポート７に接続している。そしで、ＦＩＦＯステータス
レジスタ６ａはアドレスバス２、コツト０ ７１バス４
を介してポート７に接続している。ＦＩＦＯ回路５ａと
ＦＩＦＯコントローラ１１は信号線ＢＩＯを介して接続
されている。ＦＩＦＯコントローラ１１とＦＩＦＯステ
ータスレジスタ６ａは、信号線Ａ９を介して接続されて
いる。そして、第２の中央演算処理装置８はポート７を
介してアドレスバス２、データバス３、コントロールバ
ス４と接ＭＩ、でいる。
次に動作について説明する。第１の中央演算処理値Ｎ１
から第２の中央演算処理装置８にデータを転送ずろ場合
、第１の中央演算処理値Ｗ１はアドレスバス２によりＦ
ＩＦＯコントローラ１１の番地を指定し、コノ）・ロー
）Ｌバス４から書き込み信号をＦＩＦＯコントローラ１
１に出力する。ＦＩＦＯコントローラ１１から信号１Ｂ
１０を介してＦＩＦＯ回路５ａにＦＩＦＯ回路の転送方
向を指示する信号が出力される。いまの実施例では第１
の中央演算処理装置１から第２の中央演算処理値Ｍ８に
データを転送するので、ＦＩＦＯ回路の転送方向は第１
の中央演算処理装置１から第２の中央演算処理値ｗ８へ
の方向に転送される。第１の中央演算処理装置１はアド
レスバス２によりＦＩＦＯステータスレジスタ６ａの番
地を指定し、コレトロールバス４を介して読み出しイｚ
号をＦＩＦＯステータスレジスタ６ａに出力し、データ
バス３にＦＩＦＯステータスレジスタ６ａの内容を取り
込むことにより、ＦＩＦＯ回路５ａの状態を調べる。
から第２の中央演算処理装置８にデータを転送ずろ場合
、第１の中央演算処理値Ｗ１はアドレスバス２によりＦ
ＩＦＯコントローラ１１の番地を指定し、コノ）・ロー
）Ｌバス４から書き込み信号をＦＩＦＯコントローラ１
１に出力する。ＦＩＦＯコントローラ１１から信号１Ｂ
１０を介してＦＩＦＯ回路５ａにＦＩＦＯ回路の転送方
向を指示する信号が出力される。いまの実施例では第１
の中央演算処理装置１から第２の中央演算処理値Ｍ８に
データを転送するので、ＦＩＦＯ回路の転送方向は第１
の中央演算処理装置１から第２の中央演算処理値ｗ８へ
の方向に転送される。第１の中央演算処理装置１はアド
レスバス２によりＦＩＦＯステータスレジスタ６ａの番
地を指定し、コレトロールバス４を介して読み出しイｚ
号をＦＩＦＯステータスレジスタ６ａに出力し、データ
バス３にＦＩＦＯステータスレジスタ６ａの内容を取り
込むことにより、ＦＩＦＯ回路５ａの状態を調べる。
ＦＩＦＯステータスレジスタ６ａは、ＦＩＦＯ回路５ａ
のデータの有無、残りバイト数の検出を行う機能を持っ
ている。ＦＩＦＯ回路５ａにデータがない場合あるいは
空きがある場合、第１の中央演算処理装置１はアトしス
バス２によすＦ＋ＦＯコノ）−ローラ１１の番地を指定
し、コシ１−ロールバス４に書き込み信号を出力するこ
とで、ＦＩＦＯコ、トローラ１１より（＝母線ＢＩＯを
介してＦＩＦＯ回路５ａに書き込みイ：号が出力され、
データバス３にデータが出力されＦＩＦＯ回路５ａの空
きバイト分だけデータが取り込まれろ。この時、ＦＩＦ
Ｏコントローラ１１からイ：号線Ａ９を介して、ＦＩＦ
Ｏステータスし・ジスタロａに信号が出力され、ＦＩＦ
Ｏステータスレジスタ６ａのデータの有無を示すビット
がセラ１−される。第１の中央演算処理装置１は常にＦ
ＩＦＯステータスレジスタ６ａの状態を監視しておｌ）
、ＦＩＦＯステータスレジスタ６ａがセットされると
、ＦＩＦＯ回路５ａ”、の書き込みを中止する。そして
、第２の中央演算処理装置８もまたＦＩＦＯステータデ
ーシスクロａの状態を監視しており、ＦＩＦＯステータ
スレジスタ６ａのデータの有無を示すビットがセットさ
れると、アドレスバス２によりＦＩＦＯコントローラ１
１のｔｉ 地ヲＮ定し、コントロールバス４に読み出し
イ：号を出力する。この読み出し信号を受は取ったＦＩ
ＦＯコンｌ〜ローラ１１は、信号線Ｂｏｏを介してＦｉ
ＦＯ回路５ａに読み出１． （ｇ号を出力する。そして
、ＦＩＦＯ回路５ａのデータが中央演算処理装置８に取
り込まれる。
のデータの有無、残りバイト数の検出を行う機能を持っ
ている。ＦＩＦＯ回路５ａにデータがない場合あるいは
空きがある場合、第１の中央演算処理装置１はアトしス
バス２によすＦ＋ＦＯコノ）−ローラ１１の番地を指定
し、コシ１−ロールバス４に書き込み信号を出力するこ
とで、ＦＩＦＯコ、トローラ１１より（＝母線ＢＩＯを
介してＦＩＦＯ回路５ａに書き込みイ：号が出力され、
データバス３にデータが出力されＦＩＦＯ回路５ａの空
きバイト分だけデータが取り込まれろ。この時、ＦＩＦ
Ｏコントローラ１１からイ：号線Ａ９を介して、ＦＩＦ
Ｏステータスし・ジスタロａに信号が出力され、ＦＩＦ
Ｏステータスレジスタ６ａのデータの有無を示すビット
がセラ１−される。第１の中央演算処理装置１は常にＦ
ＩＦＯステータスレジスタ６ａの状態を監視しておｌ）
、ＦＩＦＯステータスレジスタ６ａがセットされると
、ＦＩＦＯ回路５ａ”、の書き込みを中止する。そして
、第２の中央演算処理装置８もまたＦＩＦＯステータデ
ーシスクロａの状態を監視しており、ＦＩＦＯステータ
スレジスタ６ａのデータの有無を示すビットがセットさ
れると、アドレスバス２によりＦＩＦＯコントローラ１
１のｔｉ 地ヲＮ定し、コントロールバス４に読み出し
イ：号を出力する。この読み出し信号を受は取ったＦＩ
ＦＯコンｌ〜ローラ１１は、信号線Ｂｏｏを介してＦｉ
ＦＯ回路５ａに読み出１． （ｇ号を出力する。そして
、ＦＩＦＯ回路５ａのデータが中央演算処理装置８に取
り込まれる。
この時、ＦＩＦＯコノトローラ１１はイご号線Ａ９を介
してＦＩＦＯステータスレジスタ６ａに信号を出力し、
ＦＩＦＯステータスレジスタ６ａのデータの有無を示す
ピッｌ−がクリアされろ。以後、上記の動作を繰す返す
。第２の中央演算処理値Ｍ８から第１の中央演算処理装
置１ヘデータを転送する場合は、上記の動作とは逆の動
作で行われる。そして、ＦＩＦＯコントローラ１１にＦ
ＩＦＯ回路５ａの内容をクリアする機能を持たせたので
、例えば第１の中央演算処理装置１から第２の中央演算
処理装置８ヘデータを転送する途中で事故などにより転
送が中断された場合、第１の中央演算処理装置１はＦＩ
ＦＯ回路５ａをクリアし次の転送を正常に開始する。
してＦＩＦＯステータスレジスタ６ａに信号を出力し、
ＦＩＦＯステータスレジスタ６ａのデータの有無を示す
ピッｌ−がクリアされろ。以後、上記の動作を繰す返す
。第２の中央演算処理値Ｍ８から第１の中央演算処理装
置１ヘデータを転送する場合は、上記の動作とは逆の動
作で行われる。そして、ＦＩＦＯコントローラ１１にＦ
ＩＦＯ回路５ａの内容をクリアする機能を持たせたので
、例えば第１の中央演算処理装置１から第２の中央演算
処理装置８ヘデータを転送する途中で事故などにより転
送が中断された場合、第１の中央演算処理装置１はＦＩ
ＦＯ回路５ａをクリアし次の転送を正常に開始する。
以上のようにこの発明によれば、データレジスタを数倍
のＦＩＦＯ回路としたことにより、中央演算処理装置間
でのデータの転送が一括して行えるので、転送速度の向
上が図れ、また、ＦＩＦＯ回路の転送方向を双方向にし
たために、バスインターフェイス回路の規模を半分にす
ることができ、そして、ＦＩＦＯコントローラにＦＴＦ
Ｏ回路ク回路様能を備えたことて、事故などにより転送
が途中で中断しても次の転送を正常に開始することがで
きるなどの効果がある。
のＦＩＦＯ回路としたことにより、中央演算処理装置間
でのデータの転送が一括して行えるので、転送速度の向
上が図れ、また、ＦＩＦＯ回路の転送方向を双方向にし
たために、バスインターフェイス回路の規模を半分にす
ることができ、そして、ＦＩＦＯコントローラにＦＴＦ
Ｏ回路ク回路様能を備えたことて、事故などにより転送
が途中で中断しても次の転送を正常に開始することがで
きるなどの効果がある。
第１図はこの発明の一実施例であるバスインターフェイ
ス回路のブロック図、第２図は従来のバスインターフェ
イス回路のブロック図である。 図において、１は第１の中央演算処理装置、２はアドレ
スバス、３はデータバス、４はコントロールバス、５ａ
はＦＩＦＯ回路、６ａはＦＩＦＯステータスレジスタ、
７はポート、８は第２の中央演算処理装置、９は信号線
Ａ、１０１１信号線Ｂ、１１（ｆＦｒＦＯコントローラ
を示す。 なお、図中、同一符号は同一、または相当部分を示す。 第１図
ス回路のブロック図、第２図は従来のバスインターフェ
イス回路のブロック図である。 図において、１は第１の中央演算処理装置、２はアドレ
スバス、３はデータバス、４はコントロールバス、５ａ
はＦＩＦＯ回路、６ａはＦＩＦＯステータスレジスタ、
７はポート、８は第２の中央演算処理装置、９は信号線
Ａ、１０１１信号線Ｂ、１１（ｆＦｒＦＯコントローラ
を示す。 なお、図中、同一符号は同一、または相当部分を示す。 第１図
Claims (1)
- アドレスバスを介して第１の中央演算処理装置と接続
されたＦＩＦＯコントローラ、ＦＩＦＯステータスレジ
スタ、データバスを介して第１の中央演算処理装置と接
続されたＦＩＦＯ回路、ＦＩＦＯコントローラ、ＦＩＦ
Ｏステータスレジスタ、コントロールバスを介して第１
の中央演算処理装置と接続されたＦＩＦＯステータスレ
ジスタ、信号線Ａを介してＦＩＦＯコントローラと接続
されたＦＩＦＯステータスレジスタ、信号線Ｂを介して
ＦＩＦＯコントローラと接続されたＦＩＦＯ回路、デー
タバスを介してＦＩＦＯ回路、ＦＩＦＯステータスレジ
スタと接続されたポート、アドレスバスを介してＦＩＦ
Ｏコントローラ、ＦＩＦＯステータスレジスタと接続さ
れたポート、コントロールバスを介してＦＩＦＯコント
ローラ、ＦＩＦＯステータスレジスタと接続されたポー
ト、アドレスバス、データバス、コントロールバスを介
してポートと接続された第２の中央演算処理装置を備え
たことを特徴とするバスインターフェイス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32423390A JPH04190444A (ja) | 1990-11-26 | 1990-11-26 | バスインターフェイス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32423390A JPH04190444A (ja) | 1990-11-26 | 1990-11-26 | バスインターフェイス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04190444A true JPH04190444A (ja) | 1992-07-08 |
Family
ID=18163526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32423390A Pending JPH04190444A (ja) | 1990-11-26 | 1990-11-26 | バスインターフェイス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04190444A (ja) |
-
1990
- 1990-11-26 JP JP32423390A patent/JPH04190444A/ja active Pending
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