JPH04199247A - 疑似メモリエラー発生回路 - Google Patents
疑似メモリエラー発生回路Info
- Publication number
- JPH04199247A JPH04199247A JP2317768A JP31776890A JPH04199247A JP H04199247 A JPH04199247 A JP H04199247A JP 2317768 A JP2317768 A JP 2317768A JP 31776890 A JP31776890 A JP 31776890A JP H04199247 A JPH04199247 A JP H04199247A
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- Japan
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- memory
- error
- data
- test
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパーソナルコンピュータやワークステーション
などの情報機器のメモリ装置の診断回路に関する。
などの情報機器のメモリ装置の診断回路に関する。
一般的な情報処理装置のメモリシステムは、メモリエラ
ーによる誤動作を防ぐため、パリティまたはＦ ＣＣ（
Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ ）
などの検査ビットを付加し、メモリ内容の誤り検出を行
なっている。
ーによる誤動作を防ぐため、パリティまたはＦ ＣＣ（
Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ ）
などの検査ビットを付加し、メモリ内容の誤り検出を行
なっている。
また、これらの誤り検出回路や検査ビットを格納する検
査ビットメモリが正常かどうかを診断するために、疑似
的に誤りを発生させる回路を付加する場合がある。例え
ば、パリティ符号の場合、書込み時にパリティの極性を
反転しておき、そのアドレスを読出すことで疑似エラー
を発生させることができる。
査ビットメモリが正常かどうかを診断するために、疑似
的に誤りを発生させる回路を付加する場合がある。例え
ば、パリティ符号の場合、書込み時にパリティの極性を
反転しておき、そのアドレスを読出すことで疑似エラー
を発生させることができる。
そのような従来例は、特開昭６３−７３４３７号公報な
どに開示されている。
どに開示されている。
ところで、メモリでエラーが発生すると、ＮＭＩ （
Ｎｏｎ Ｍａｓｋａｂｌｅ Ｉｎｔｅｒｒｕｔｐｔ
）などによッテメインのＣＰＵなどに通知するのが一
般的である。
Ｎｏｎ Ｍａｓｋａｂｌｅ Ｉｎｔｅｒｒｕｔｐｔ
）などによッテメインのＣＰＵなどに通知するのが一
般的である。
ＮＭＩのような割込みが入力されると、ＣＰＵは即座に
現在の内部情報をスタック領域に書込み、のちに割込み
処理の命令を読出し、実行する。
現在の内部情報をスタック領域に書込み、のちに割込み
処理の命令を読出し、実行する。
ここで、従来の技術では、診断のために疑似エラーを発
生することを指示した場合、次にそれを無効化する指示
をするまでは疑似エラーが発生し続けるという問題があ
る。すなわち、スタック領域へのメモリ書込みで検査ビ
ットが反転したり、割込み処理命令の読出しで再度エラ
ーが起きる。
生することを指示した場合、次にそれを無効化する指示
をするまでは疑似エラーが発生し続けるという問題があ
る。すなわち、スタック領域へのメモリ書込みで検査ビ
ットが反転したり、割込み処理命令の読出しで再度エラ
ーが起きる。
従って、割込み処理では、本来の疑似エラー以外のエラ
ーを無視するようにプログラムを作成する必要があり、
処理が複雑になるという問題があった。
ーを無視するようにプログラムを作成する必要があり、
処理が複雑になるという問題があった。
本発明の目的は、疑似エラーは本来必要とする一回のみ
発生するようにし、必要ないところでエラーが発生する
ことを防止することで、エラー処理を簡単化することに
ある。
発生するようにし、必要ないところでエラーが発生する
ことを防止することで、エラー処理を簡単化することに
ある。
上記目的を達成するために、本発明は疑似エラー発生指
示を一回のメモリサイクルののち、自動的に無効になる
ようにしたものである。
示を一回のメモリサイクルののち、自動的に無効になる
ようにしたものである。
例えば、書込み時に検査ビットを反転して検査メモリに
書込む疑似エラー発生方式では、疑似エラー発生を指示
したあとの最初のメモリ書込みがあると、検査ビット反
転機能を無効化し、それ以降の書込みで検査ビットが反
転しないようにしたものである。
書込む疑似エラー発生方式では、疑似エラー発生を指示
したあとの最初のメモリ書込みがあると、検査ビット反
転機能を無効化し、それ以降の書込みで検査ビットが反
転しないようにしたものである。
あるいは、読出し時に検査ビット、あるいは、データを
反転して誤りを発生させる疑似エラー発生方式では、疑
似エラー発生を指示したあとの最初のメモリ読出しがあ
ると、検査ビットあるいはデータ反転機能を無効化し、
それ以−降の読出しにおいてビットが反転しないように
したものである。
反転して誤りを発生させる疑似エラー発生方式では、疑
似エラー発生を指示したあとの最初のメモリ読出しがあ
ると、検査ビットあるいはデータ反転機能を無効化し、
それ以−降の読出しにおいてビットが反転しないように
したものである。
あるいは、読出し時に誤り検出回路の出力そのものを反
転して誤りを発生させる疑似エラー発生方式では、疑似
エラー発生を指示したあとの最初のメモリ読出しがある
と、誤り検出回路の出力の反転機能を無効化し、それ以
降の読出しで誤り信号が反転しないようにしたものであ
る。
転して誤りを発生させる疑似エラー発生方式では、疑似
エラー発生を指示したあとの最初のメモリ読出しがある
と、誤り検出回路の出力の反転機能を無効化し、それ以
降の読出しで誤り信号が反転しないようにしたものであ
る。
検査ビットやデータの反転指示は、通常、メインＣＰＵ
のＩ／○空間におかれた■／○レジスタによって制御さ
れる場合が多い。
のＩ／○空間におかれた■／○レジスタによって制御さ
れる場合が多い。
そこで、書込み時に検査ビットを反転して検査メモリに
書込む疑似エラー発生方式では、メモリ書込み信号から
メモリ書込み終了パルスを作成し、疑似エラー発生を指
示したあとの最初のメモリ書込みがあるとそのパルスで
反転指示を行なうＩ１０レジスタをクリアするようにす
ればよい。
書込む疑似エラー発生方式では、メモリ書込み信号から
メモリ書込み終了パルスを作成し、疑似エラー発生を指
示したあとの最初のメモリ書込みがあるとそのパルスで
反転指示を行なうＩ１０レジスタをクリアするようにす
ればよい。
あるいは、読出し時に検査ビット、あるいは、データを
反転して誤りを発生させる疑似エラー発生方式では、メ
モリ読出し信号からメモリ読出し終了パルスを作成し、
疑似エラー発生を指示したあとの最初のメモリ読出しが
あるとそのパルスで反転指示を行なうＩ１０レジスタを
クリアするようにすればよい。
反転して誤りを発生させる疑似エラー発生方式では、メ
モリ読出し信号からメモリ読出し終了パルスを作成し、
疑似エラー発生を指示したあとの最初のメモリ読出しが
あるとそのパルスで反転指示を行なうＩ１０レジスタを
クリアするようにすればよい。
あるいは、読出し時に誤り検出信号を反転して誤りを発
生させる疑似エラー発生方式では、メモリ読出し信号か
らメモリ読出し終了パルスを作成し、疑似エラ・−発生
を指示したあとの最初のメモリ読出しがあるとそのパル
スで反転指示を行なうＩ１０レジスタをクリアするよう
にすればよい。
生させる疑似エラー発生方式では、メモリ読出し信号か
らメモリ読出し終了パルスを作成し、疑似エラ・−発生
を指示したあとの最初のメモリ読出しがあるとそのパル
スで反転指示を行なうＩ１０レジスタをクリアするよう
にすればよい。
以下、本発明の一実施例を第１図を用いて説明する。な
お、説明を簡略化するために、メモリの検査方法はパリ
ティ方式とする。同図において、１はデータメモリ、２
はデータバス、３はパリティメモリ、４はパリティ生成
回路、５はパリティ信号、６はパリティチエツク回路、
７はパリティエラーラッチである。また、８は疑似エラ
ーを指示する疑似エラーラッチ、９はパリティ反転回路
である６１０は本発明の特有の部分である疑似エラーク
リア回路である。
お、説明を簡略化するために、メモリの検査方法はパリ
ティ方式とする。同図において、１はデータメモリ、２
はデータバス、３はパリティメモリ、４はパリティ生成
回路、５はパリティ信号、６はパリティチエツク回路、
７はパリティエラーラッチである。また、８は疑似エラ
ーを指示する疑似エラーラッチ、９はパリティ反転回路
である６１０は本発明の特有の部分である疑似エラーク
リア回路である。
簡単に動作を説明する。データバス２に接続された、例
えば、ＣＰ Ｕがメモリ書込みを行なった場合、データ
そのものはデータメモリ１に書込まれる。同時にパリテ
ィ生成回路４で書込みデータからパリティ信号５を作成
し、バリティメ王り３に書込む。読出し時はデータメモ
リ１からデータを読出すと共に、データバス２」、に出
力されたデータから書込み時と同様にパリティ生成回路
４でパリティ信号５を作成し、パリティチエツク回路６
でパリティメモリ３の出力との比較を行なう。
えば、ＣＰ Ｕがメモリ書込みを行なった場合、データ
そのものはデータメモリ１に書込まれる。同時にパリテ
ィ生成回路４で書込みデータからパリティ信号５を作成
し、バリティメ王り３に書込む。読出し時はデータメモ
リ１からデータを読出すと共に、データバス２」、に出
力されたデータから書込み時と同様にパリティ生成回路
４でパリティ信号５を作成し、パリティチエツク回路６
でパリティメモリ３の出力との比較を行なう。
もし、両者の値が異なっていれば、メモリエラーである
と判断し、パリティエラーラッチ７でエラー状態のラッ
チを行ない、ＮＭＩ信号１１として６丁）Ｕなど外部に
通知する。
と判断し、パリティエラーラッチ７でエラー状態のラッ
チを行ない、ＮＭＩ信号１１として６丁）Ｕなど外部に
通知する。
次に、疑似エラーを起こす場合について説明する。まず
、メモリへの書込みに先立ち、疑似エラーラッチ８に対
し°°１゛をセットする。疑似エラーラッチ８は一般的
なＩ１０レジスタとして構成すればよい。その後、メモ
リ書込みを行なうと、パリティ反転回路９でパリティメ
モリ３に書込むべきパリティ信号５が反転される。次に
、書込んだアドレスを読出すと、パリティメモリ３の内
容が反転しているためエラーとなり、ＮＭＩ信号１１が
出力される。
、メモリへの書込みに先立ち、疑似エラーラッチ８に対
し°°１゛をセットする。疑似エラーラッチ８は一般的
なＩ１０レジスタとして構成すればよい。その後、メモ
リ書込みを行なうと、パリティ反転回路９でパリティメ
モリ３に書込むべきパリティ信号５が反転される。次に
、書込んだアドレスを読出すと、パリティメモリ３の内
容が反転しているためエラーとなり、ＮＭＩ信号１１が
出力される。
ここまでは従来技術の動作と同じである。これに本発明
の特徴である疑似エラークリア回路１０を加えると、疑
似エラーラッチ８に“１”°をセットしたあとのメモリ
書込みによって、疑似エラーラッチ８をクリアし°゛０
゛にする。その動作をタイムチャートで説明すると、第
２図のようになる。
の特徴である疑似エラークリア回路１０を加えると、疑
似エラーラッチ８に“１”°をセットしたあとのメモリ
書込みによって、疑似エラーラッチ８をクリアし°゛０
゛にする。その動作をタイムチャートで説明すると、第
２図のようになる。
ここで、ＣＬＫ２０は基本クロック信号、ｒ ｏｗｃ−
Ｎ２１はＩ１０書込み信号（負極性） 、ＭＷＴＣ−Ｎ
２２はメモリ書込み信号（負極性） 、ＭＲＤＣ−Ｎ２
３はメモリ読出し信号（負極性）、ＤＡＴＡ２４はデー
タ信号である。時刻ｔ］のｌ０ＷＣ−Ｎ２１の立上りで
疑似エラーラッチ８にＤＡ、ＴＡ２４の値である“１゛
が書込まれる。続く時刻ｔ２のＭＷＴＣ−Ｎ２２の立」
ニリでデータメモリ１とパリデイメモリ３に対しデータ
とパリティ情報がそれぞれ書込まれる。疑似エラークリ
ア回路１０でＭＷＴ（、−Ｎ２２から作成したクリア信
号２５のパルスで、時刻Ｌ３に疑似エラーラッチ８の内
容はクリアされて０°゛になる。従って、以後、疑似エ
ラーラッチ８をＯ゛に戻す処理は不要となる。次に書込
んだのと同一アドレスに対してメモリ読出しを行なうと
、時刻ｔ４でデータとパリティが読出されると共に、パ
リティエラーラッチ７にエラーがラッチされ、ＮＭＩ（
３号１１が出力される。
Ｎ２１はＩ１０書込み信号（負極性） 、ＭＷＴＣ−Ｎ
２２はメモリ書込み信号（負極性） 、ＭＲＤＣ−Ｎ２
３はメモリ読出し信号（負極性）、ＤＡＴＡ２４はデー
タ信号である。時刻ｔ］のｌ０ＷＣ−Ｎ２１の立上りで
疑似エラーラッチ８にＤＡ、ＴＡ２４の値である“１゛
が書込まれる。続く時刻ｔ２のＭＷＴＣ−Ｎ２２の立」
ニリでデータメモリ１とパリデイメモリ３に対しデータ
とパリティ情報がそれぞれ書込まれる。疑似エラークリ
ア回路１０でＭＷＴ（、−Ｎ２２から作成したクリア信
号２５のパルスで、時刻Ｌ３に疑似エラーラッチ８の内
容はクリアされて０°゛になる。従って、以後、疑似エ
ラーラッチ８をＯ゛に戻す処理は不要となる。次に書込
んだのと同一アドレスに対してメモリ読出しを行なうと
、時刻ｔ４でデータとパリティが読出されると共に、パ
リティエラーラッチ７にエラーがラッチされ、ＮＭＩ（
３号１１が出力される。
このように、本発明ではパリティピットの反転指示を行
なったあとのメモリ書込みで、反転指示を自動的に無効
にするため、疑似エラー処理を簡単にすることができる
。
なったあとのメモリ書込みで、反転指示を自動的に無効
にするため、疑似エラー処理を簡単にすることができる
。
第３図は、メモリ読出し時にパリティビットを反転して
疑似エラーを発生させる方式に本発明を適用した場合の
一実施例である。
疑似エラーを発生させる方式に本発明を適用した場合の
一実施例である。
第１図の構成とは異なり、パリティ反転回路９はパリテ
ィメモリ３の出力に接続される。また、疑似エラークリ
ア回路１０の出力であるクリア信号２５は、メモリ読出
し信号ＭＲＤ（＞Ｎ２３から作成する。動作原理は第１
図と同様であり、パリティの反転指示をする疑似エラー
ラッチ８をメモリ読出しの終了時にクリアすることで、
例えば割込み処理ルーチンにおける命令読出し時の疑似
パリティエラーを防ぐことができる。従って、エラー処
理ルーチンは本来必要とするエラーの処理のみを行なえ
ばよい。
ィメモリ３の出力に接続される。また、疑似エラークリ
ア回路１０の出力であるクリア信号２５は、メモリ読出
し信号ＭＲＤ（＞Ｎ２３から作成する。動作原理は第１
図と同様であり、パリティの反転指示をする疑似エラー
ラッチ８をメモリ読出しの終了時にクリアすることで、
例えば割込み処理ルーチンにおける命令読出し時の疑似
パリティエラーを防ぐことができる。従って、エラー処
理ルーチンは本来必要とするエラーの処理のみを行なえ
ばよい。
また、パリティエラーラッチ７の出力を反転させて疑似
エラーを発生する方式でも、同様に適用することができ
る。
エラーを発生する方式でも、同様に適用することができ
る。
なお、本実施例は、パリティ方式で説明したが、ＥＣＣ
方式でのエラー訂正／検出を行なうメモリシステムにも
適用することができる。
方式でのエラー訂正／検出を行なうメモリシステムにも
適用することができる。
Ｕ発明の効果〕
本発明によれば、メモリの疑似エラーを本来必要とする
時のみ発生させることができるので、それ以外のエラー
を無視するなどの処理が不要となり、エラーの処理が簡
単化できる。
時のみ発生させることができるので、それ以外のエラー
を無視するなどの処理が不要となり、エラーの処理が簡
単化できる。
【図面の簡単な説明】
第１図は本発明の一実施例のブロック図、第２図はその
動作を表わすタイミングチャート、第３図は本発明の他
の実施例のブロック図である。 １・・・データメモリ ２・・・データバス３・・
・パリティメモリ ４・・・パリティ生成回路５・・
・パリティ信号 ６・・・パリティチエツク回路 ７゛°゛パリテイエラーラツチ ８・・・疑似エラーラッチ ９・・パリティ反転回路１
０・・・疑似エラークリア回路 １】・・・ＮＭＴ信号 ２０・・・ＣＬＫ２１−
１０ＷＣ−Ｎ ２２−ＭＷＴ Ｃ−Ｎ２３・・・
Ｍ ＲＤ Ｃ−Ｎ ２４・・・ＤＡＴＡ２５・・
・クリア信号 代理人 弁理士 小 川 勝 男
動作を表わすタイミングチャート、第３図は本発明の他
の実施例のブロック図である。 １・・・データメモリ ２・・・データバス３・・
・パリティメモリ ４・・・パリティ生成回路５・・
・パリティ信号 ６・・・パリティチエツク回路 ７゛°゛パリテイエラーラツチ ８・・・疑似エラーラッチ ９・・パリティ反転回路１
０・・・疑似エラークリア回路 １】・・・ＮＭＴ信号 ２０・・・ＣＬＫ２１−
１０ＷＣ−Ｎ ２２−ＭＷＴ Ｃ−Ｎ２３・・・
Ｍ ＲＤ Ｃ−Ｎ ２４・・・ＤＡＴＡ２５・・
・クリア信号 代理人 弁理士 小 川 勝 男
Claims (1)
- 【特許請求の範囲】 １、データを格納するデータメモリと、書込み時に前記
データから検査ビットを作成する検査ビット生成回路と
、前記検査ビットを格納する検査ビットメモリと、読出
し時に前記データメモリから読出されたデータと前記検
査ビットメモリから読出された前記検査ビットを用いて
誤りを検出する誤り検出回路を備えたメモリシステムに
おいて、 書込み時に前記検査ビット作成回路の出力を反転させる
反転手段と、前記反転手段は反転指示の後の一回のメモ
リ書込みのみ有効とすることを特徴とする疑似メモリエ
ラー発生回路。 ２、データを格納するデータメモリと、書込み時に前記
データから検査ビットを作成する検査ビット生成回路と
、前記検査ビットを格納する検査ビットメモリと、読出
し時に前記データメモリから読出されたデータと前記検
査ビットメモリから読出された前記検査ビットを用いて
誤りを検出する誤り検出回路を備えたメモリシステムに
おいて、 読出し時に前記検査ビットメモリの出力または前記デー
タメモリの出力を反転させる反転手段と、前記反転手段
は反転指示の後の一回のメモリ読出しのみ有効とするこ
とを特徴とする疑似メモリエラー発生回路。 ３、データを格納するデータメモリと、書込み時に前記
データから検査ビットを作成する検査ビット生成回路と
、前記検査ビットを格納する検査ビットメモリと、読出
し時に前記データメモリから読出されたデータと前記検
査ビットメモリから読出された前記検査ビットを用いて
誤りを検出する誤り検出回路を備えたメモリシステムに
おいて、 読出し時に前記誤り検出回路の出力を誤りを示す値に反
転させる反転手段と、前記反転手段は反転指示の後の一
回のメモリ読出しのみ有効とすることを特徴とする疑似
メモリエラー発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2317768A JPH04199247A (ja) | 1990-11-26 | 1990-11-26 | 疑似メモリエラー発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2317768A JPH04199247A (ja) | 1990-11-26 | 1990-11-26 | 疑似メモリエラー発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04199247A true JPH04199247A (ja) | 1992-07-20 |
Family
ID=18091837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2317768A Pending JPH04199247A (ja) | 1990-11-26 | 1990-11-26 | 疑似メモリエラー発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04199247A (ja) |
-
1990
- 1990-11-26 JP JP2317768A patent/JPH04199247A/ja active Pending
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