JPH0484246A - メモリ再書き込み方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ再書き込み方式に関し、特にエラー検査
・訂正機構（ＥＣＣ）を有するＬＳＩのメモリ回路の再
書き込み方式に関する。

〔従来の技術〕

従来、ＥＣＣ付きメモリ回路は読み出し時に１とットエ
ラーが発生した場合、それを無視するか、あるいはＣＰ
Ｕ内部のアドレスレジスタを参照してアドレスレジスタ
の示す番地へＣＰＵが再書き込みを行なうか、また、メ
モリ制御回路がエラーの発生した読み出しサイクルを延
期させ再書き込み後、再び読み出しを行なっていた。

〔発明が解決しようとする課題〕

上述した従来のＥＣＣ付きメモリ回路はソフトエラーに
よる１ビットエラー発生時、それを無視して処理を続行
した場合、１ビットエラーの発生した番地への書き込み
処理を行なわない限りその番地を読み出す度に１ビット
エラーが発生し、ついには２とットエラーとなる確率が
高くなりメモリ回路の信頼度が低くなるという欠点があ
る。

また、ＣＰＵが再書き込みを行なう場合、ｃＰＵに余分
な処理をさせる結果となり、ＣＰＬＩの処理の効率が悪
くなる。さらにメモリ制御回路による読み出しサイクル
を延期させて再書き込みを行なう場合にも結果的には、
その間ＣＰＵがメモリ回路からの読み出しサイクル終了
を示す応答を待つことになり、ＣＰＵの処理効率が悪く
なるという欠点がある。

〔課題を解決するための手段〕

本発明のメモリ再書き込み方式は、ＥＣＣ付きメモリ回
路に１ビットエラー発生時アクセスしていたアドレスを
ラッチする回路と、メモリへの再書き込みを行なうため
のメモリアクセスを調停する回路と、再書き込みの制御
を行なう再書き込み制御回路を含んだメモリ構成であっ
て、１ビットエラー発生後の次のメモリリフレッシュサ
イクルにてメモリリフレッシュする代わりにメモリへの
再書き込みをＣＰＵの介入なしに行なう機能を有してい
る。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例を示す構成図である。第１図
において、本発明の一実施例はメモリの１ビットエラー
訂正、２とットエラー検出機能すなわちエラー検査・訂
正機構（Ｅｒｒｏｒ　　Ｃｈｅｃｋｉｎｇ＆　Ｃｏｒｒ
ｅｃｔｉｏｎ、以下ＥＣＣと略す）を有するＬＳＩ　　
１０のメモリ回路において、１ビットエラー発生時アク
セスしていたアドレスをラッチするアドレスラッチ回路
８と、メモリへの再書き込みを行なうためのメモリアク
セスを調停するメモリアクセス調停回路３と、再書き込
み時それらを制御する再書き込み制御回路７とを含むメ
モリ再書き込み方式で、メモリ１１からデータを読み出
し時、１ビットエラーが発生した場合、ＥＣＣＬＳＩｌ
０により訂正されたデータがデータバス２に出力され、
メモリ読み出しのサイクルは終了するがそれと同時にＥ
ＣＣＬＳＩｌ０より１ビツト工ラー信号１２が出力され
アドレスラッチ回路８にその時のアドレスがラッチされ
、また再書き込み制御回路７に入力されて、次のメモリ
リフレッシュサイクルに入るまで待つ。

そしてメモリリフレッシュ許可信号１５が有効になり、
メモリリフレッシュサイクルが開始されるとすぐに再書
き込み制御回路７は、メモリリフレッシュ制御回路４に
対しメモリリフレッシュ抑止信号１３を出力してメモリ
リフレッシュを抑止し、再書き込みサイクル信号１８を
出力することによって、メモリ構成各部は再書き込みサ
イクルに入る。アドレスラッチ回路８から１ビットエラ
ーを起こしたアドレスが出力され、メモリ入力アドレス
セレクタ９を介してメモリ１１に入力される。そしてメ
モリ制御信号生成回路５及びＦＣＣ制御信号６により読
み出し動作次に書き込み動作を行なうように制御信号が
出力されメモリ、ＥＣＣＬＳＩ　　１０に入力される。

ＥＣＣＬＳｌｌｏは読み出し動作によりメモリ１１から
読み出されたデータを訂正し、書き込み動作時に訂正し
たデータをメモリ１１に対して出力し、メモリ１１に書
き込まれ再書き込みのサイクルは完了する。

〔発明の効果〕

以上説明したように本発明は、ＥＣＣ付きメモリ回路に
アドレスラッチ回路、メモリアクセス調停回路、再書き
込み制御回路を含んだメモリ構成において、１ビットエ
ラー発生時のメモリ再書き込みを次のメモリリフレッシ
ュサイクルを利用し、ＣＰＵの介入なしに行なう機能を
有することにより、再書き込みを行なうなめ２ビットエ
ラーの発生する確率を低減でき、メモリリフレッスサイ
クルを利用しているため再書き込み動作によるメモリバ
ス占有率をも低減でき、またＣＰＵの介入がないためＣ
ＰＵの処理効率が上がるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図である。 １・・・アドレスバス、２・・・データバス、３・・・
メモリアクセス調停回路、４・・・メモリリフレッシュ
調停回路、５メモリ制御信号生成回路、６・・・ＥＣＣ
制御信号生成回路、７・・・再書き込み制御回路、８・
・・アドレスラッチ回路、９・・・メモリ入力アドレス
セレクタ、１０・・・ＥＣＣＬＳＩ、１１・・・メモリ
、１２・・・１ビツト工ラー信号、１３・・・メモリリ
フレッシュ抑止信号、１４・・・メモリリフレッシュ要
求信号、１５・・・メモリリフレッシュ許可信号、１６
・・・メモリリード／ライト要求信号、１７・・・メモ
リリード／ライト許可信号、１８・・・再書き込みサイ
クル信号。 γド′しＸハ゛Ｘ

Claims (1)

【特許請求の範囲】
1. メモリの１ビットエラー訂正、２ビットエラー検出機能
   を有するＬＳＩ付きメモリ回路に、１ビットエラー発生
   時アクセスしていたアドレスをラッチするアドレスラッ
   チ回路と、メモリへの再書き込みを行なうためのメモリ
   アクセスを調停するメモリアクセス調停回路と、再書込
   み時それらを制御する再書き込み制御回路とを含んだメ
   モリ構成であって、１ビットエラー発生時ＣＰＵは次の
   命令を実行し、再書き込み制御回路は、次のメモリリフ
   レッシュサイクルにてメモリリフレッシュする代わりに
   アドレスラッチ回路にラッチされているアドレスをもと
   に再書き込みを行なうように、ＣＰＵの動作とは無関係
   に自動的に再書き込みを行なうことを特徴とするメモリ
   再書き込み方式。