JPH04199637A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04199637A JPH04199637A JP33171990A JP33171990A JPH04199637A JP H04199637 A JPH04199637 A JP H04199637A JP 33171990 A JP33171990 A JP 33171990A JP 33171990 A JP33171990 A JP 33171990A JP H04199637 A JPH04199637 A JP H04199637A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置の製造方法に関する。特にＭＯＳ
ＦＥＴからなるＬＳＩの高信頼性化において有効である
。
ＦＥＴからなるＬＳＩの高信頼性化において有効である
。
［従来の技術］
従来の半導体装置の製造方法では、ＭＯＳＦＥＴのソー
ス・ドレイン形成において、ゲート電極配線をフォトエ
ツチング処理にてパターニング形成後、ドーパントを高
濃度イオン注入後、アニール処理することにより接合層
を形成していた。
ス・ドレイン形成において、ゲート電極配線をフォトエ
ツチング処理にてパターニング形成後、ドーパントを高
濃度イオン注入後、アニール処理することにより接合層
を形成していた。
〔発明が解決しようとする課題１
しかしながら、従来方法では、高濃度イオン注入時に発
生する、チャージアップによるゲート薄膜の破壊、ゲー
ト１ｉ極配線端領域ゲート膜５ｉ０２の照射損傷による
破壊、及びソース・ドレイン領域の照射損傷で生じるア
モルファス層と単結晶界面に発生する結晶欠陥の問題が
あり、ＬＳＩ製造の歩留りと信頼性を損ねていた。
生する、チャージアップによるゲート薄膜の破壊、ゲー
ト１ｉ極配線端領域ゲート膜５ｉ０２の照射損傷による
破壊、及びソース・ドレイン領域の照射損傷で生じるア
モルファス層と単結晶界面に発生する結晶欠陥の問題が
あり、ＬＳＩ製造の歩留りと信頼性を損ねていた。
［課題を解決するための手段］
本発明はかかる従来の欠点を回避し、チャージアップ、
ゲート電極端及びソース・ドレインの領域の照射損傷の
ない、半導体装置の製造方法を提供し、ＬＳＩ製造の高
歩留り、高信頼性化を可能にするものである。
ゲート電極端及びソース・ドレインの領域の照射損傷の
ない、半導体装置の製造方法を提供し、ＬＳＩ製造の高
歩留り、高信頼性化を可能にするものである。
以下、実施例を用いて本発明の詳細な説明する。第１図
〜第３図は、本発明による半導体装置製造方法の工程断
面図を示す、第１図において、Ｓｉ基板１上には、素子
分１１１Ｓｉ０．２及びゲート膜５ｉＯ−３を形成後、
ゲート電極配線４をフォトエツチング処理にてパターニ
ング形成後、残存するＳｉＯ□薄膜をＨＦにて除去しソ
ース・ドレインの活性化領域のシリコン基板を露出後、
”ＢＦ２．６０ＫｅＶ、２ Ｘ １０”ｃｍ−２のドー
パント５を低濃度イオン注入処理している。この時のイ
オン注入は低濃度のため、チャージアップや照射損傷は
少なく、ゲート膜の破損やソース・ドレイン層のアモル
ファス化は発生しない、第２図において、多結晶Ｓｉ層
６を、６２０℃のＳｉ８４ ＣＶ Ｄ （Ｃｈｅｍｉｃ
ａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）により約
３００人形成している０次に、”ＢＦ２．２０ＫｅＶ、
Ｉ Ｘ １０１５ｃｍ−２のドーパント７を注入する。
〜第３図は、本発明による半導体装置製造方法の工程断
面図を示す、第１図において、Ｓｉ基板１上には、素子
分１１１Ｓｉ０．２及びゲート膜５ｉＯ−３を形成後、
ゲート電極配線４をフォトエツチング処理にてパターニ
ング形成後、残存するＳｉＯ□薄膜をＨＦにて除去しソ
ース・ドレインの活性化領域のシリコン基板を露出後、
”ＢＦ２．６０ＫｅＶ、２ Ｘ １０”ｃｍ−２のドー
パント５を低濃度イオン注入処理している。この時のイ
オン注入は低濃度のため、チャージアップや照射損傷は
少なく、ゲート膜の破損やソース・ドレイン層のアモル
ファス化は発生しない、第２図において、多結晶Ｓｉ層
６を、６２０℃のＳｉ８４ ＣＶ Ｄ （Ｃｈｅｍｉｃ
ａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）により約
３００人形成している０次に、”ＢＦ２．２０ＫｅＶ、
Ｉ Ｘ １０１５ｃｍ−２のドーパント７を注入する。
この時、多結晶Ｓｉ層６の表面領域は、約２５０人がア
モルファス化し、該多結晶Ｓ１層６にアモルファスと多
結晶層の界面１０が存在する。すなわちＳｉ基板１のソ
ース・ドレイン領域にはアモルファス層が形成されず、
Ｓｉ単結晶基板表面の照射損傷を回避できる。また、８
１基板上全面に多結晶シリコンが存在するため、該５１
ｉ１１ＪｌｌＩ６がチャージの逃げ道となり、チャージ
アップによる不具合を回避できる。さらにゲート電極配
線端は、多結晶シリコン６で１われでいるため、照射損
傷を受けない６第３図において、８５０″ＣＷｅｔ酸化
処理を行ない、１Ｂドーパント７をＳｉ基板のソースド
レイン領域に拡散しソース・ドレイン接合９を形成して
いる。同時に、多結晶Ｓｉ６は熱酸化ＩＩ８に変わる。
モルファス化し、該多結晶Ｓ１層６にアモルファスと多
結晶層の界面１０が存在する。すなわちＳｉ基板１のソ
ース・ドレイン領域にはアモルファス層が形成されず、
Ｓｉ単結晶基板表面の照射損傷を回避できる。また、８
１基板上全面に多結晶シリコンが存在するため、該５１
ｉ１１ＪｌｌＩ６がチャージの逃げ道となり、チャージ
アップによる不具合を回避できる。さらにゲート電極配
線端は、多結晶シリコン６で１われでいるため、照射損
傷を受けない６第３図において、８５０″ＣＷｅｔ酸化
処理を行ない、１Ｂドーパント７をＳｉ基板のソースド
レイン領域に拡散しソース・ドレイン接合９を形成して
いる。同時に、多結晶Ｓｉ６は熱酸化ＩＩ８に変わる。
この熱酸化膜８は、配線層間の絶縁膜となる。この後、
従来と同様番こ、配線形成を行なうことによりＬＳＩが
完成する。
従来と同様番こ、配線形成を行なうことによりＬＳＩが
完成する。
ここでは、Ｂ Ｆ ａ注入を取り上げたが、Ａｓ、Ｐ、
Ｓｂ、Ｂ注入についても同様な効果が認められる。
Ｓｂ、Ｂ注入についても同様な効果が認められる。
〔発明の効果］
以上説明したように、本発明による半導体装置の製造方
法によれば、チャージアップ及び照射損傷が回避できる
ため、ゲート１ｌＪｉ Ｓ ｉ Ｏｚ及びＳ】基板表面
の欠陥が無い、高歩留り、高信頼性化されたＬＳＩの製
造が可能になる。
法によれば、チャージアップ及び照射損傷が回避できる
ため、ゲート１ｌＪｉ Ｓ ｉ Ｏｚ及びＳ】基板表面
の欠陥が無い、高歩留り、高信頼性化されたＬＳＩの製
造が可能になる。
第１図〜第３図は、本発明による半導体装置の製造方法
の工程断面図。 ｌ・・・８１基板 ２・・・５１０２ ３・・・ＳｉＯ□ ４＝−ｎ″″−Ｐｏｌｙ−３ｉ ５・・・ＢＦ。 ６−−−Ｐｏｌｙ−Ｓｉ ７・・・Ｂ Ｆ ２ ８・・・ＳｉＯ□ ９・・・Ｐ゛拡散層 １０・・・アモルファスと多結晶Ｓｉの界面以上 出願人 セイコーエプソン株式会社
の工程断面図。 ｌ・・・８１基板 ２・・・５１０２ ３・・・ＳｉＯ□ ４＝−ｎ″″−Ｐｏｌｙ−３ｉ ５・・・ＢＦ。 ６−−−Ｐｏｌｙ−Ｓｉ ７・・・Ｂ Ｆ ２ ８・・・ＳｉＯ□ ９・・・Ｐ゛拡散層 １０・・・アモルファスと多結晶Ｓｉの界面以上 出願人 セイコーエプソン株式会社
Claims (4)
- （１）ＭＯＳＦＥＴからなる半導体装置の製造方法にお
いて、ゲート電極配線をフォトエッチング処理にてパタ
ーニング形成する工程、ソース・ドレインの活性化領域
のシリコン基板を露出させる工程、アモルファスまたは
多結晶シリコン薄膜を形成する工程、該シリコン薄膜中
にドーパントをイオン注入する工程、熱酸化により該シ
リコン薄膜を酸化し、ソース・ドレイン領域には、該注
入ドーパントを拡散させる工程を有することを特徴とす
る半導体装置の製造方法。 - （２）前記請求項１記載の半導体装置の製造方法におい
て、該シリコン薄膜中には、ＢＦ＿２、Ａｓ、Ｂ、Ｓｂ
、またはＢを１×１０＾１＾５ｃｍ＾−＾２以上注入す
ることを特徴とする半導体装置の製造方法。 - （３）前記請求項２記載の半導体装置の製造方法におい
て、ＢＦ＿２、Ａｓ、ＳｂまたはＰ注入によって生じる
アモルファス層の厚さは、該シリコン薄膜よりも薄いこ
とを特徴とする半導体装置の製造方法。 - （４）前記請求項１記載の半導体装置の製造方法におい
て、該シリコン薄膜の熱酸化膜は、配線層間の絶縁膜と
して用いることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33171990A JPH04199637A (ja) | 1990-11-29 | 1990-11-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33171990A JPH04199637A (ja) | 1990-11-29 | 1990-11-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04199637A true JPH04199637A (ja) | 1992-07-20 |
Family
ID=18246830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33171990A Pending JPH04199637A (ja) | 1990-11-29 | 1990-11-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04199637A (ja) |
-
1990
- 1990-11-29 JP JP33171990A patent/JPH04199637A/ja active Pending
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