JPH04208559A - 半導体装置用パッケージ - Google Patents
半導体装置用パッケージInfo
- Publication number
- JPH04208559A JPH04208559A JP34090490A JP34090490A JPH04208559A JP H04208559 A JPH04208559 A JP H04208559A JP 34090490 A JP34090490 A JP 34090490A JP 34090490 A JP34090490 A JP 34090490A JP H04208559 A JPH04208559 A JP H04208559A
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- JP
- Japan
- Prior art keywords
- layer
- electrode
- discharge
- ceramic substrate
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000000919 ceramic Substances 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 239000011800 void material Substances 0.000 abstract description 8
- 230000003068 static effect Effects 0.000 description 6
- 230000005611 electricity Effects 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 2
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Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体チップを内部に収蔵し、前記チップを外
部環境から保護するためのパッケージ、特に多層セラミ
ックで構成された半導体装置用パッケージに関する。
部環境から保護するためのパッケージ、特に多層セラミ
ックで構成された半導体装置用パッケージに関する。
第３図は従来の多層セラミックパッケージの断面図であ
る。第３図において、第１層セラミック基板ｌの上に、
中央に凹所形成のための穴のあいた第２層セラミック基
板２、さらにその上に中央部が大きく空所となっている
枠形の第３層セラミック基板３が積層され、中央凹所底
部に半導体チップを固着するタイパット１０が設けられ
、第２層セラミック基板上面に配設の内部リード１１と
、タイパットｌＯに固着した半導体チ、ノブ（図示せず
）の電極パッドとの間を金属細線で接続後、第３層セラ
ミ、り基板３の上面に蓋（図示せず）をかぶせ内部が微
密封止される。なお、１２は内部リード１１とつながっ
てし・る外部リードである。
る。第３図において、第１層セラミック基板ｌの上に、
中央に凹所形成のための穴のあいた第２層セラミック基
板２、さらにその上に中央部が大きく空所となっている
枠形の第３層セラミック基板３が積層され、中央凹所底
部に半導体チップを固着するタイパット１０が設けられ
、第２層セラミック基板上面に配設の内部リード１１と
、タイパットｌＯに固着した半導体チ、ノブ（図示せず
）の電極パッドとの間を金属細線で接続後、第３層セラ
ミ、り基板３の上面に蓋（図示せず）をかぶせ内部が微
密封止される。なお、１２は内部リード１１とつながっ
てし・る外部リードである。
この従来の半導体装置用セラミックパッケージは、半導
体装置を外部環境から保護し、他の部品との接続を容易
にするためのものであるが、静電気からの保護機能は不
充分である。従って、半導体装置の方に静電保護素子を
設け、静電気からの保護を行っている。しかし、半導体
装置の静電保護素子では十分な静電保護が得られず、静
電気によって半導体装置が破壊される問題があった。
体装置を外部環境から保護し、他の部品との接続を容易
にするためのものであるが、静電気からの保護機能は不
充分である。従って、半導体装置の方に静電保護素子を
設け、静電気からの保護を行っている。しかし、半導体
装置の静電保護素子では十分な静電保護が得られず、静
電気によって半導体装置が破壊される問題があった。
本発明の半導体装置用パッケージは、多層セラミック基
板の少なくとも１層に空隙を有し、空隙の上部に入出力
端子に接続する電極を有し、空隙の下部に電源端子に接
続する電極を有している。
板の少なくとも１層に空隙を有し、空隙の上部に入出力
端子に接続する電極を有し、空隙の下部に電源端子に接
続する電極を有している。
つぎに本発明を実施例により説明する。
第１図（ａ）は本発明の一実施例の平面図、同図（ｂ）
は同図（ａ）のＡ−Ａ断面図である。これらの図におい
て、下から順に、第１層ｌ、第２層２゜第３層３、およ
び第４層４．第５層５とセラミック基板が５層に積層さ
れている。これら積層セラミック基板のうち、中央か空
所となっている第３層のセラミック基板３の外周側と内
周側にそれぞれ空隙１３．１３を有し、これら空隙１３
の天井部には放電用電極１４が、また、空隙１３の下部
には放電用電極１５がそれぞれ設けられている。
は同図（ａ）のＡ−Ａ断面図である。これらの図におい
て、下から順に、第１層ｌ、第２層２゜第３層３、およ
び第４層４．第５層５とセラミック基板が５層に積層さ
れている。これら積層セラミック基板のうち、中央か空
所となっている第３層のセラミック基板３の外周側と内
周側にそれぞれ空隙１３．１３を有し、これら空隙１３
の天井部には放電用電極１４が、また、空隙１３の下部
には放電用電極１５がそれぞれ設けられている。
しかして、上部の放電用電極１４は、第４層セラミック
基板４を貫通して、第４層セラミック基板４の上面にあ
る内部！Ｊ−ト１１を通じて入力または出力の外部リー
ト（端子）１２に接続されており、空隙下部の放電電極
１５は内部導電路（図示されていない）を通して電源端
子に接続されている。
基板４を貫通して、第４層セラミック基板４の上面にあ
る内部！Ｊ−ト１１を通じて入力または出力の外部リー
ト（端子）１２に接続されており、空隙下部の放電電極
１５は内部導電路（図示されていない）を通して電源端
子に接続されている。
空気中における放電は約４０００ Ｖ／ｃｍで起ること
から、第３層セラミック基板３の厚さを０２皿、放電用
電極の厚さを００５Ｂにすると、上下の放電用電極間の
距離は０．１肥となり４０Ｖて放電が起こる。すなわち
、４０Ｖ以上の静電圧は入出力端子にかからないので静
電破壊は完全に防止される。
から、第３層セラミック基板３の厚さを０２皿、放電用
電極の厚さを００５Ｂにすると、上下の放電用電極間の
距離は０．１肥となり４０Ｖて放電が起こる。すなわち
、４０Ｖ以上の静電圧は入出力端子にかからないので静
電破壊は完全に防止される。
第２図（ａ）は本発明の第２実施例の平面図、同図（ｂ
）は同図（ａ）のＡ−Ａ断面図である。第２図において
、これはＰＧＡ（ピングリッドアレイ）型パラケーンの
例であり、第１層ないし第９層までのセラミック基板１
〜９の積層からなり、これら各層のうち、第３層セラミ
ック基板３と第６層セラミック基板６に空隙を設け、こ
れら空隙の天井部とこれに相対して空隙下部に放電電極
１４と１５をそれぞれ設けている。そして、天井部の放
電電極１４はセラミック基板を貫通するスルーホールを
通してパッケージ下面の入力または出力の外部端子１６
に接続され、空隙下部の放電極１５は、図示されていな
い内部導電路を通して電源端子に接続されている。本例
は、第１実施例のように一層のみに空隙を設けるとパッ
ケージ面積が増大するので、２つの層に設けた縦積みの
構造とし、パッケージ面積の増大を避けている。
）は同図（ａ）のＡ−Ａ断面図である。第２図において
、これはＰＧＡ（ピングリッドアレイ）型パラケーンの
例であり、第１層ないし第９層までのセラミック基板１
〜９の積層からなり、これら各層のうち、第３層セラミ
ック基板３と第６層セラミック基板６に空隙を設け、こ
れら空隙の天井部とこれに相対して空隙下部に放電電極
１４と１５をそれぞれ設けている。そして、天井部の放
電電極１４はセラミック基板を貫通するスルーホールを
通してパッケージ下面の入力または出力の外部端子１６
に接続され、空隙下部の放電極１５は、図示されていな
い内部導電路を通して電源端子に接続されている。本例
は、第１実施例のように一層のみに空隙を設けるとパッ
ケージ面積が増大するので、２つの層に設けた縦積みの
構造とし、パッケージ面積の増大を避けている。
以上、説明したように本発明の半導体装置用パッケージ
は、多層セラミック基板の少なくとも１層に空隙を有し
、空隙の一方に入出力端子に接続する電極を有し、空隙
の他方に電源端子に接続する電極を有することにより、
入出力端子−電源端子間にかかる静電気は、前記電極間
の放電開始電圧以上であれば空隙部で放電されるため、
放電開始電圧以上の静電気がかからなくなり、半導体装
置の破壊を防止することができる。また、半導体装置に
設ける静電保護素子の静電耐圧は、少なくとも放電開始
電圧以上であれは良く、静電耐圧の低い静電保護素子の
使用が可能となる。
は、多層セラミック基板の少なくとも１層に空隙を有し
、空隙の一方に入出力端子に接続する電極を有し、空隙
の他方に電源端子に接続する電極を有することにより、
入出力端子−電源端子間にかかる静電気は、前記電極間
の放電開始電圧以上であれば空隙部で放電されるため、
放電開始電圧以上の静電気がかからなくなり、半導体装
置の破壊を防止することができる。また、半導体装置に
設ける静電保護素子の静電耐圧は、少なくとも放電開始
電圧以上であれは良く、静電耐圧の低い静電保護素子の
使用が可能となる。
第１図（ａ）は本発明の第１実施例の平面図、同図（ｂ
）は同図（ａ）のＡ−Ａ断面図、第２図（ａ）は本発明
の第２実施例の平面図、同図（ｂ）は同図（ａ）のＡ−
Ａ断面図、第３図は従来の半導体装置用パッケージの断
面図である。 １〜９・・・・第１層ないし第９層セラミ、り基板、１
０・・・タイバット、１１・・・・・内部リート、１２
・・・・外部リート、１３・・・・・空隙、１４・・・
・・空隙上部放電電極、１５・ 空隙下部放電電極。 代理人 弁理士 内 原 晋 （ｔ２） 第１図 （α９ 第Ｚ図
）は同図（ａ）のＡ−Ａ断面図、第２図（ａ）は本発明
の第２実施例の平面図、同図（ｂ）は同図（ａ）のＡ−
Ａ断面図、第３図は従来の半導体装置用パッケージの断
面図である。 １〜９・・・・第１層ないし第９層セラミ、り基板、１
０・・・タイバット、１１・・・・・内部リート、１２
・・・・外部リート、１３・・・・・空隙、１４・・・
・・空隙上部放電電極、１５・ 空隙下部放電電極。 代理人 弁理士 内 原 晋 （ｔ２） 第１図 （α９ 第Ｚ図
Claims (1)
- セラミック基板を多層に積層してなる半導体装置用パッ
ケージにおいて、前記多層のセラミック基板のうちの少
くとも一層のセラミック基板に空隙を有し、この空隙の
天井部と下部にそれぞれ放電用電極が設けられ、この電
極のうちの一方は入出力端子に他方は電源端子に接続さ
れていることを特徴とする半導体装置用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34090490A JPH04208559A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34090490A JPH04208559A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置用パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04208559A true JPH04208559A (ja) | 1992-07-30 |
Family
ID=18341381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34090490A Pending JPH04208559A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04208559A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299480A (ja) * | 2001-03-30 | 2002-10-11 | Diamond Electric Mfg Co Ltd | 混成集積回路の誘電体におけるサージ保護構造 |
| JP2008205332A (ja) * | 2007-02-22 | 2008-09-04 | Elpida Memory Inc | 半導体パッケージ |
| JP2015015389A (ja) * | 2013-07-05 | 2015-01-22 | 三菱電機株式会社 | 半導体装置および半導体装置の試験用治具 |
-
1990
- 1990-11-30 JP JP34090490A patent/JPH04208559A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299480A (ja) * | 2001-03-30 | 2002-10-11 | Diamond Electric Mfg Co Ltd | 混成集積回路の誘電体におけるサージ保護構造 |
| JP2008205332A (ja) * | 2007-02-22 | 2008-09-04 | Elpida Memory Inc | 半導体パッケージ |
| JP2015015389A (ja) * | 2013-07-05 | 2015-01-22 | 三菱電機株式会社 | 半導体装置および半導体装置の試験用治具 |
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