JPH04209538A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要１ 半導体基板表面に設けられた導電領域とは印加電圧が異
なる半導体基板内部に設けられた導電領域への上層配線
体との接続が、絶縁膜を埋め込んだトレンチ素子分離領
域の一部に形成され、半導体基板内部の導電領域の側面
を開孔したトレンチを半導体基板内部の導電領域の側面
に接して中途まで埋め込んだ第１の導電膜と、半導体基
板表面の導電領域を絶縁するために第１の導電膜上のト
レンチの側壁に設けられた側壁絶縁膜と、第１の導電膜
上面に接し、第１の導電膜上の側壁絶縁膜間のトレンチ
を平坦に埋め込んだ第２の導電膜とを介在させることに
より取られている構造に形成されているため、特別の表
面上のレイアウト面積を必要とせずに、半導体基板内部
に設けられた導電領域との接続を低抵抗の金属シリサイ
ド層でセルファラインに平坦に形成できることによる高
集積化、高信頼性及び高速化等を可能とした半導体装置
。

［産業上の利用分野］ 本発明はバイポーラ及びＮ１Ｉｓ型半導体装置に係り、
特に半導体基板内部に設けられた導電領域への接続を高
集積、高信頼且つ高速性を持たせて形成した半導体装置
に関する。従来、半導体基板内部に形成した不純物領域
を素子の一部として利用する半導体素子、例えばバイポ
ーラトランジスタのコレクタの埋め込み層やパーティカ
ル型のＭＩＳｔ界効果トランジスタのトレイン領域等に
関しては、他の不純物領域に接触しないように半導体基
板表面から高濃度不純物による接続領域を設け、この接
続領域に接触しないように接続領域とは反対導電型の不
純物領域を設けることにより素子分離領域を形成してい
た。したがって、接続領域及び素子分離領域をセルファ
ライン形成できずに、独自のマスクにより形成していた
こと、両頭域を不純物拡散層で形成していたこと等から
不純物の横方向拡散の広がり、高濃度不純物領域との接
触による耐圧の劣化、各マスクの位置合せずれ等を考慮
し、前もって両頚域間に多くのスペースを有して設計し
なければならなかったため、素子自体というより素子に
必要な付属領域のために素子の微細化が難しく、高集積
化への妨げになるという問題が顕著になってきている。

そこで素子の緒特性を低下させることなく、接続領域及
び素子分離領域をセルファラインで高集積に、しかも高
信頼に形成できる手段が要望されて′、）る。

［従来の技術１ 第５図は従来の半導体装置の模式側断面図で、バイポー
ラトランジスタにおけるコレクタコンタクト領域及び素
子分離領域を形成した例で、５１はｐ−型シリコン基板
９５２はｎ十型埋め込み層、５３はシリコンエピタキシ
ャル層、５４はｎ−型コレクタ領域、５５はｐ型素子分
離領域、５６はｎ十型第１のコレクタコシタクト領域、
５７はｎ＋型第２のコレクタコシタクト領域、５８はｐ
型ベース領域、５９はｐ十型ベースコンタクト領域、６
０はｎ十型エミッタ領域、６１は下地の酸化膜、６２は
エミッタ形成用多結晶シリコン膜、６３は不純物ブロッ
ク用酸化膜、６４は燐珪酸ガラス（Ｐ　Ｓ　Ｇ）膜、６
５はＡＩ配線を示している。同図においては、ｐ−型シ
リコン基板５１にｎ十型埋め込み層５２が形成され、ｐ
−型シリコン基板５１上にシリコンエピタキシャル層５
３が形成されている。ｎ十型埋め込み層５２上にはｎ＋
型埋め込み層５２に接してシリコンエピタキシャル層５
３にｎ−型コレクタ領域５４及びｎ十型第１のコレクタ
コンタク１〜領域５６が設けられ、ｎ十型第１のコレク
タコンタクト領域５６の表面部にはｎ十型第２のコレク
タコシタクト領域５７が設けられ、ｎ−型コレクタ領域
５４上にはｎ−型コレクタ領域５４に接してｐ型ベース
領域５８が設けられ、ｐ型ベース領域５８の表面部には
離間してｎ十型エミッタ領域６０及びｐ十型ベースコン
タクト領域５９が設けられたパーティカル構造のバイポ
ーラトランジスタが形成されている。バイポーラトラン
ジスタの分離はｐ型素子分離領域５５によるいわゆる接
合分離によりなされている。ｎ十型埋め込み層５２、ｎ
＋型コレクタコンタクト領域（５６，５７）及びｐ型素
子分離領域５５はそれぞれ独立に、スペースをもち、広
い面積を有して設けられていたので高集積化が極めて難
しいという問題があった。

［発明が解決しようとする問題点］ 本発明が解決しようとする問題点は、従来例に示される
ように、半導体基板内部に設けられた半導体素子の一部
を形成する導電領域への接続領域と不純物領域からなる
素子分離領域をセルファラインに形成できないので、素
子特性を劣化させないために、それぞれ独立に、スペー
スをもち、広い面積を有して設けられていたので高集積
化が達成できなかったことである。

［問題点を解決するための手段］ 上記問題点は、下部に絶縁膜を有して半導体基板に設け
られたトレンチと、前記トレンチを中途まで埋め込み、
且つ前記トレンチの側面で前記半導体基板に設けられた
導電領域に接続した第１の導電膜と、前記第１の導電膜
上の前記トレンチの側壁に等距離の幅に設けられた側壁
絶縁膜と、前記第１の導電膜の上面に接し、前記第１の
導電膜上の前記側壁絶縁膜間の前記トレンチを埋め込ん
だ第２の導電膜とを備え、上層配線体に接続されている
本発明の半導体装置によって解決される。

［作　用１ 即ち本発明の半導体装置にお°、）では、半導体基板表
面に設けられた導電領域とは印加電圧が異なる半導体基
板内部に設けられた導電領域への上層配線体との接続が
、絶縁膜を埋め込んだトレンチ素子分離領域の一部に形
成され、半導体基板内部の導電領域の側面を開孔したト
レンチを半導体基板内部の導電領域の側面に接して中途
まで埋め込んだ第１の導電膜と、半導体基板表面の導電
領域を絶縁するために第１の導電膜上のトレンチの側壁
に設けられた側壁絶縁膜と、第１の導電膜上面に接し、
第１の導電膜上の側壁絶縁膜間のトレンチを平坦に埋め
込んだ第２の導電膜とを介在させることにより取られて
いる構造に形成されている。したがって、接続領域用の
特別の表面上のレイアウト面積を必要とせずに、絶縁膜
を埋め込んだトレンチ素子分離領域の一部を使用するこ
とにより、半導体基板内部に設けられた導電領域への接
続領域をセルファラインに設けた第１及び第２の導電膜
により形成できることによる高集積化を、低抵抗な金属
シリサイド層により平坦な接続領域を形成できることに
よる高信頼性及び高速化を可能にすることができる。即
ち、極めて高集積、高信頼且つ高速な半導体集積回路の
形成を可能とした半導体装置を得ることができる。

［実施例１ 以下本発明を、図示実施例により具体的に説明する。

第１図は本発明の半導体装置における第１の実施例の模
式側断面図、第２図は本発明の半導体装置における第２
の実施例の模式側断面図、第３図は本発明の半導体装置
における第３の実施例の模式側断面図、第４図（ａ）〜
（ｅ）は本発明の半導体装置における製造方法の一実施
例の工程断面図である。全図を通じ同一対象物は同一番
号及び同一記号で示す。

第１図はｐ−型シリコン基板を用いた際の本発明の半導
体装置における第１の実施例の模式側断面図で、１は１
０１５ｃｍ−３程度のｐ−型シリコン基板、２は深さ３
μｍ程度、幅１μｍ程度、濃度１０２１０２Ｏ”程度の
ｎ十型埋め込み層、３は厚さ２．５μｍ程度、濃度１０
１６ｃｍ−３程度のｎ−型シリコンエピタキシャル層、
４は深さ２μｍ程度、濃度１０”ｃｒｒｒ３程度のｎ−
型コレクタ領域、５は深さ０．６μｍ程度、濃度１０１
８ｃｍ−３程度のｐ型ベース領域、６は深さ０．　２μ
ｍ程度、濃度１ｏ”ｃｍ−３程度のｐ十型ベースコンタ
クト領域、７は深さ０．２μｍ程度、濃度１０２０ｃｒ
ｒｒ３程度のｎ十型エミッタ領域、８は深さ０．　５μ
ｍ程度、濃度１０１７ｃｍ−３程度のリーク防止用のｐ
型不純物領域、９は深さ５μｍ程度の素子分離領域のト
レンチ、１０は素子分離領域のトレンチ埋め込み酸化膜
、１１は深さ２．５μｍ程度のコレクタのトレンチ、１
２ａは厚さ１μｍ程度のコレクタのトレンチ埋め込み用
の第１の導電膜（タングステンシリサイド膜）、１２ｂ
は深さ１．５μｍ程度のコレクタのトレンチ埋め込み用
の第２の導電膜（タングステンシリサイド膜）、１３は
幅０４３μｍ程度のコレクタのトレンチ側壁酸化膜、１
４は深さ０．４μｍ程度のエミッタのトレンチ、１５は
幅０、　３μｍ程度のエミッタのトレンチ側壁酸化膜、
１６はエミッタのトレンチ埋め込み導電膜（タングステ
ンシフサイド膜）、１７は３５ｎｍ程度の不純物ブロッ
ク用酸化膜、１８は０．６μｍ程度の燐珪酸ガラス　Ｃ
ＰＳＧ）膜、１９は１μｍ程度のＡＩ配線を示している
。同図においては、ｐ−型シリコン基板１上にｎ−型シ
リコンエピタキシャル層３が設けられ１、ｐ−型シリコ
ン基板１の上面及びｎ−型シリコンエピタキシャル層３
の下面にはｎ十型埋め込み層２が設けられ、酸化膜１０
が埋め込まれたトレンチ９により素子分離領域が形成さ
れており、トレンチ９底部にはリーク防止用のｐ型不純
物領域８が形成されている。一方、素子形成順域にはｎ
十型埋め込み層２上面に接してｎ−型コレクタ領域４が
、ｎ−型コレクタ領域４上面に接してｐ型ベース領域５
が形成されており、ｐ型ベース領域５内にはｐ十型ベー
スコンタクト領域６及び浅いトレンチ１４底部のｎ十型
エミッタ領域７が設けられている。浅いトレンチ１４は
側壁酸化膜１５及び導電膜１６　　（タングステンシリ
サイド膜）が埋め込まれており、側壁酸化膜１５はｐ十
型ベースコンタクト領域６と埋め込み導電膜１６を絶縁
している。ｐ十型ベースコンタクト領域６及び埋め込み
導電膜１６を介したｎ十型エミッタ領域７はそれぞれＡ
Ｉ配線１９に接続されている。又、素子分離領域の一部
にはｎ＋型埋め込み層２の側面の一部を露出するコレク
タのトレンチ１１が設けられ、このコレクタのトレンチ
１１はｎ十型埋め込み層２の側面に接する第１の導電膜
１２ａ（タングステンシリサイド膜）、第１の導電膜１
２ａ上の側壁酸化膜１３及び第１の導電膜１２ａの上面
に接する第２の導電膜１２ｂ（タングステンシリサイド
膜）が埋め込まれコレクタのコンタクト領域が形成され
ている。ここで側壁酸化膜１３はｐ型ベース領域５／ｐ
十型ベースコンタクト領域６と第２の埋め込み導電膜１
２ｂを絶縁している。したがって、コレクタコンクタト
頼域（１２ａ、１２ｂ）形成用の特別の表面上のレイア
ウト面積を必要とせずに、酸化膜１０を埋め込んだトレ
ンチ９素子分離領域の一部を使用することにより、半導
体基板内部に設けられたｎ十型埋め込み層２との接続領
域をセルファラインに設けた第１及び第２の導電膜（１
２ａ、１２ｂ）により形成できることによる高集積化を
、低抵抗なタングステンシリサイド層からなる第１及び
第２の導電膜（１２ａ、１２ｂ）により平坦な接続領域
を形成できることによる高信頼性及び高速化を可能にす
ることができる。

第２図は本発明の半導体装置における第２の実施例の模
式側断面図で、１〜５．７〜１３．□１７〜１９は第１
図と同じ物を、２０はベースのトレンチ、２１ａはベー
スのトレンチ埋め込み用の第１の導電膜（タングステン
ジノサイド膜）、２１ｂはベースのトレンチ埋め込み用
の第２の導電膜（タングステンシリサイド膜）、２２は
ベースの１へレンチ側壁酸化膜を示している。同図にお
いては、ｎ十型エミッタ領域７のみて規定される素子形
成領域が設けられ、ｐ十型ベースコンタクト領域の代り
に、素子分離領域の一部にコレクタコンタクト領域と同
様の手段で形成されたベース用の接続領域が設けられて
いる以外は第１図と同様の構造に形成されている。本実
施例においては、製造プロセスはやや複雑になるが、第
１の実施例の効果に加え、さらに高集積化を達成するこ
とが可能である。

第３図は本発明の半導体装置における第３の実施例の模
式側断面図で１本発明をＳＯＩ　　（Ｓ　ｉ−１１ｃｏ
ｎ　　○ｎ　　Ｉｎ５ｕｌａｔｏｒ）構造のＭＯ３電界
効果トランジスタに適用した場合で、１．９．１０．１
７〜１９は第１図と同じ物を、２３はｐ−型Ｓ○工基板
、２４は絶縁膜（ｐ−型シリコン基板とｐ−型ＳＯＩ基
板分離絶縁膜）、２５はｎ十型ソースドレイン領域、２
６はゲート酸化膜、２７はゲート電極、２８はｐ−型Ｓ
ＯＩ基板基板コンタクトドレンチ、２９ａはｐ−型ＳＯ
Ｉ基板基板コンタクトドレンチ埋め込み用の第１の導電
膜（タングステンシリサイド膜）、２９ｂはｐ−型ＳＯ
Ｉ基板基板コンタクトドレンチ埋め込み用の第２の導電
膜（タングステンシリサイド膜）、３０はｐ−型ＳＯＩ
基板基板コンタクトドレンチ側壁酸化膜を示している。

同図においては、ｐ−型シリコン基板１上に絶縁膜２４
を介して設けられたｐ−型ＳＯＩ基板２３にゲート電極
２７、ゲート酸化膜２６、ｎ十型ソースドレイン領域２
５からなるＭＯ３＠Ｏ３電界効果トランジスタされてお
り、酸化膜１０を埋め込んだトレンチ９素子分離領域の
一部でｐ−型ＳＯＩ基板２３への接続領域（２９ａ、２
９ｂ）を形成している。本実施例においても、第１の実
施例の効果同様の高集積化、高信頼性及び高速化か達成
できる。次いで本発明に係る半導体装置の製造方法の一
実施例について第４図（ａ）〜（ｅ）を参照して説明す
る。ただし、ここでは本発明の半導体装置の形成に関係
するバイポーラトランジスタの製造方法のみを記述し、
一般の半導体集積回路に搭載される各種の素子（他のト
ランジスタ、抵抗、容量等）の形成に関する製造方法の
記述は省略する。第４図（ａ）　り一型シリコン基板１
に２０ｎｍ程度のイオン注入用の薄い酸化膜（図示せず
）を成長する。次いで通常のフォトリソグラフィー技術
を利用し、レジスト（図示せず）をマスク層として、砒
素をイオン注入する。次いでレジストを除去する。次い
でイオン注入用の薄い酸化膜（図示せず）をエツチング
除去する。

次いでイオン注入層の外部拡散を防ぐために５０ｎｍ程
度の酸化膜（図示せず）を成長する。次いで高温でアニ
ールし、ｎ十型埋め込み層２を形成する。次いでｐ−型
シリコン基板１上に厚さ２．５７１ｍ程度のｎ−型シリ
コンエピタキシャル層−３を成長する。　（その際ｎ十
型埋め込み層２は０．　５μｍ程度ｎ−型シリコンエピ
タキシャル層３にはいあがる。）このｎ−型シリコンエ
ピタキシャル層３はｎ−型コレクタ領域４となる。次い
てｎ−型シリコンエピタキシャル層３に３０ｎｍ程度の
酸化膜３１及び５０ｎｍ程度の窒化膜３２を成長する。

次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）をマスク層として、窒化膜３２及び酸
化膜３１を選択的に順次エツチングする。次いで露出し
たｎ−型コレクタ領域４が形成されたｎ−型シリコンエ
ピタキシャル層３を５μｍ程度エツチングし、素子分離
領域のトレンチ９を形成する。次いでレジストを除去す
る。

次いで２０ｎｍ程度のイオン注入用の薄い酸化膜（図示
せず）を成長する。次いて窒化膜３２をマスク層として
、硼素をイオン注入して素子分離領域のトレンチ９の底
面にリーク防止用のｐ型不純物頭域８を形成する。次い
でイオン注入用の薄い酸化膜（図示せず）をエツチング
除去する。次いで化学気相成長酸化膜１０を成長し、異
方性ドライエツチングしてトレンチ９に埋め込み素子分
離領域を形成する。第４図（ｂ）次いで通常のフォトリ
ソグラフィー技術を利用し、レジスト（図示せず）及び
窒化膜３２をマスク層として、素子分離領域の一部の埋
め込み酸化膜１０を約２．５μｍ程度の深さまでエツチ
ングし、コレクタのトレンチ１１を形成する。次いでレ
ジストを除去する。次いで第１の導電膜１２ａ（タング
ステンシリサイド膜）を成長する。次いで異方性ドライ
エツチングしてトレンチ１１に埋め込む。次いでオーバ
ーエツチングし、トレンチ１１に１μｍ程度の第１の導
電膜１２ａを残す。　（トレンチ１１の側面で第１の導
電膜１２ａがｎ十型埋め込み層２と接触しさえすればよ
く厳密な制御は必要ない。）第４図（Ｃ）次いで０．３
μｍ程度の化学気相成長酸化膜を成長し、異方性ドライ
エツチングして、トレンチ１１の側壁に側壁酸化膜１３
を残す。次いで第２の導電膜となる選択化学気相成長タ
ングステンシリサイド膜１２ｂを成長させ、トレンチ１
１を平坦に埋め込む。第４図（ｄ）次いで通常のフォト
リソグラフィー技術を利用し、レジスト（図示せず）を
マスク層として、窒化膜３２及び酸化膜３１を選択的に
順次エツチングする。次いで露出したｎ−型コレクタ領
域４が形成されたｎ−型シリコンエピタキシャル層３を
０．４μｍ程度エツチングし、エミッタのトレンチ１４
を形成する。次いでレジストを除去する。次いで２０ｎ
ｍ程度のイオン注入用の薄い酸化膜（図示せず）を成長
する。次いでコレクタの第２の導電膜１２ｂ及び素子分
離領域の埋め込み酸化膜１０をマスク層として、硼素を
イオン注入して後、高温で熱処理してｐ型ベース領域５
を形成する。次いでイオン注入用の薄い酸化膜（図示せ
ず）をエツチング除去する。次いで０．３μｍ程度の化
学気相成長酸化膜を成長し、異方性ドライエツチングし
てエミッタのトレンチ１４の側壁に側壁酸化膜１５を残
す。次いで２０ｎｍ程度のイオン注入用の薄い酸化膜３
３を再度成長する。次いて窒化膜３２、エミッタのトレ
ンチ１４の側壁酸化膜１５、コレクタの第２の導電膜１
２ｂ及び素子分離領域の埋め込み酸化膜１０をマスク層
として、砒素をイオン注入してｎ十型エミッタ領域７を
形成する。　次いで通常のフォトリソグラフィー技術を
利用し、レジスト（図示せず）及び窒化膜３２をマスク
層として、エミッタ部のイオン注入用の薄い酸化膜３３
をエツチング除去する　次いで選択化学気相成長タング
ステンシリサイド膜１６を成成させ、エミッタのトレン
チ１４を平坦に埋め込む。第４図（ｅ）次いでエミッタ
の導電膜１６、コレクタの第２の導電膜１２ｂ及び素子
分離領域の埋め込み酸化膜１０をマスク層として、硼素
をイオン注入してｐ十型ベースコンタクト領域６を形成
する。第１図次いで窒化膜３２及び酸化膜３１をエツチ
ング除去する。　（この際コレクタの第２の導電膜１２
ｂ上のイオン注入用の薄い酸化膜もエツチング除去され
る。）次いで通常の技法を適用することにより、不純物
ブロック用酸化膜１７及び燐珪酸ガラス（Ｐ　Ｓ　Ｇ−
）膜１８の成長、高温熱処理による不純物拡散領域の活
性化及び深さの制御、電極コンタクト窓の形成、ＡＩ配
線１９の形成等をおこなって半導体装置を完成する。以
上実施例に示したように、本発明の半導体装置によれば
、特別の表面上のレイアウト面積を必要とせずに、絶縁
膜を埋め込んだトレンチ素子分離領域の一部を使用する
ことにより、半導体基板内部に設けられた導電領域への
接続領域をセルファラインに設けた第１及び第２の導電
膜により形成できることによる高集積化を、低抵抗な金
属シリサイド層により平坦な接続領域を形成できること
による高信頼性及び高速化を可能にすることができる。

　［発明の効果１以上説明のように本発明によれば、バ
イポーラ及びＭＩＳ型半導体装置において、特別の表面
上のレイアウト面積を必要とせずに、素子分離領域の一
部において、半導体基板内部に設けられた導電領域との
接続を低抵抗の金属シリサイド層でセルファラインに平
坦に形成できることによる高集積化、高信頼性及び高速
化等を可能にすることができる。即ち、極めて高集積、
高信頼且つ高速な半導体集積回路の形成を可能とした半
導体装置を得ることができる。

【図面の簡単な説明】

第１図（よ本発明の半導体装置における第１の実施例の
模式側断面図、第２図は本発明の半導体装置における第
２の実施例の模式側断面図、第３図は本発明の半導体装
置における第３の実施例の模式側断面図、第４図（ａ）
〜（ｅ）は本発明の半導体装置における製造方法の一実
施例の工程断面図、第５図は従来の半導体装置の模式側
断面図である。図において、１はｐ−型シリコン基板、
２はｎ十型埋め込み層、３はｎ−型シリコンエピタキシ
ャル層、４はｎ−型コレクタ領域、５はｐ型ベース領域
、６はｐ十型ベースコンタクト領域、７はｎ十型エミッ
タ領域、８はリーク防止用のｐ型不純物領域、９は素子
分離領域のトレンチ、１０は素子分離領域のトレンチ埋
め込み酸化膜、１１はコレクタのトレンチ、１２ａはコ
レクタのトレンチ埋め込み用の第１の導電膜（タングス
テンシリサイド膜）、１２ｂはコレクタのトレンチ埋め
込み用の第２の導電膜（タングステンシリサイド膜）、
１３はコレクタのトレンチ側壁酸化膜、１４はエミッタ
のトレンチ、１５はエミッタのトレンチ側壁酸化膜、１
６はエミッタのトレンチ埋め込み導電膜（タングステン
シリサイド膜）、１７は不純物ブロック用酸化膜、１８
は燐珪酸ガラス（Ｐ　Ｓ　Ｇ）膜、１９はＡＩ配線２０
はベースのトレンチ、２１ａはベースのトレンチ埋め込
み用の第１導電膜（タングステンシリサイド膜）、２１
ｂはベースのトレンチ埋め込み用の第２の導電膜（タン
グステンシリサイド膜）、２２はベースのトレンチ側壁
酸化膜、２３はｐ−型ＳＯ■基板、２４は絶縁膜（ｐ−
型シリコン基板とｐ〜型ＳＯＩ基板分離絶縁膜）、２５
はｎ＋型ソースドレイン領域、２６はゲート酸化膜、２
７はゲート電極、２８はｐ−型ＳＯＩ基板基板コンタク
トドレンチ２９ａはｐ−型ＳＯＩ基板基板コンタクトド
レンチ埋め込み用の第１の導電膜（タングステンシリサ
イド膜）、２９ｂはｐ−型ＳＯＩ基板基板コンタクトド
レンチ埋め込み用の第２の導電膜（タングステンシリサ
イド膜）、３０はｐ−型ＳＯＩ基板基板コンタクトドレ
ンチ側壁酸化膜を示す。

【第１図】

【第：３図】

【第４図】

Claims (1)

【特許請求の範囲】
1. 下部に絶縁膜を有して半導体基板に設けられたトレンチ
   と、前記トレンチを中途まで埋め込み、且つ前記トレン
   チの側面で前記半導体基板に設けられた導電領域に接続
   した第１の導電膜と、前記第１の導電膜上の前記トレン
   チの側壁に等距離の幅に設けられた側壁絶縁膜と、前記
   第１の導電膜の上面に接し、前記第１の導電膜上の前記
   側壁絶縁膜間の前記トレンチを埋め込んだ第２の導電膜
   とを備え、上層配線体に接続されていることを特徴とす
   る半導体装置。