JPH0421004A - プログラマブルコントローラのｄａ変換ユニット - Google Patents
プログラマブルコントローラのｄａ変換ユニットInfo
- Publication number
- JPH0421004A JPH0421004A JP12451890A JP12451890A JPH0421004A JP H0421004 A JPH0421004 A JP H0421004A JP 12451890 A JP12451890 A JP 12451890A JP 12451890 A JP12451890 A JP 12451890A JP H0421004 A JPH0421004 A JP H0421004A
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- JP
- Japan
- Prior art keywords
- reset
- unit
- conversion
- output
- reset signal
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、プログラマブルコントローラのＤＡ変換ユ
ニットに関するものである。
ニットに関するものである。
（従来の技術）
第４図はプログラマブルコントローラのＣＰＵユニット
とＤＡ変換ユニットの従来例を示すもので、図において
、（１）はプログラマブルコントローラのＣＰＵユニッ
ト、（２）はＣＰＵユニット（１）とＤＡ変換ユニット
（４）との間でＤＡ変換すべきデジタルデータ等をやり
とりする為のバス、（３）はＣＰＵユニット（１）のキ
ーリセット時または演算エラー発生時に接続ユニットを
初期状態とするための入圧カリセット信号（以下、Ｉ／
Ｏリセット信号という）、（４）はデジタル値をアナロ
グ量に変換部力するＤＡ変換機能ユニットで、ＣＰＵユ
ニット（１）とのインタフェースを行うためのシーケン
サインタフェース回路（以下、シーケンスＩ／Ｆ回路と
いう）（５）と、ＣＰｔ１ユニツト（１）より指定され
たデジタル値をＤ＾変換回路（７）へ設定するマイクロ
プロセッサ（６）及びこのマイクロプロセッサ（６）よ
り設定されたデジタル値をアナログ量に変換するＤＡ変
換回路（７）を有し、アナログ出力（８）を送出するよ
うになされている。（９）はＩｌｏ リセット信号（３
）が接続されるＤＡ変換ユニット（４）のマイクロプロ
セッサのリセット端子である。
とＤＡ変換ユニットの従来例を示すもので、図において
、（１）はプログラマブルコントローラのＣＰＵユニッ
ト、（２）はＣＰＵユニット（１）とＤＡ変換ユニット
（４）との間でＤＡ変換すべきデジタルデータ等をやり
とりする為のバス、（３）はＣＰＵユニット（１）のキ
ーリセット時または演算エラー発生時に接続ユニットを
初期状態とするための入圧カリセット信号（以下、Ｉ／
Ｏリセット信号という）、（４）はデジタル値をアナロ
グ量に変換部力するＤＡ変換機能ユニットで、ＣＰＵユ
ニット（１）とのインタフェースを行うためのシーケン
サインタフェース回路（以下、シーケンスＩ／Ｆ回路と
いう）（５）と、ＣＰｔ１ユニツト（１）より指定され
たデジタル値をＤ＾変換回路（７）へ設定するマイクロ
プロセッサ（６）及びこのマイクロプロセッサ（６）よ
り設定されたデジタル値をアナログ量に変換するＤＡ変
換回路（７）を有し、アナログ出力（８）を送出するよ
うになされている。（９）はＩｌｏ リセット信号（３
）が接続されるＤＡ変換ユニット（４）のマイクロプロ
セッサのリセット端子である。
次に動作について説明する。ＣＰＵユニット（１）より
バス（２）およびシーケンサＩ／Ｆ回路（５）を経由し
てＤ＾変換ユニット（４）のマイクロプロセッサ（６）
に取込まれたデジタル値は、ＤＡ変換回路（７）へ伝え
られ、ＤＡ変換回路（７）によりアナログ量に変換され
出力端子より外部機器へ出力される。このように、通常
状態においては、ＤＡ変換ユニット（４）はＣＰＵユニ
ット（１）より設定されたデジタル値をＤＡ変換回路（
ア）によりアナログ量に変換してモータ等の外部機器を
制御している。
バス（２）およびシーケンサＩ／Ｆ回路（５）を経由し
てＤ＾変換ユニット（４）のマイクロプロセッサ（６）
に取込まれたデジタル値は、ＤＡ変換回路（７）へ伝え
られ、ＤＡ変換回路（７）によりアナログ量に変換され
出力端子より外部機器へ出力される。このように、通常
状態においては、ＤＡ変換ユニット（４）はＣＰＵユニ
ット（１）より設定されたデジタル値をＤＡ変換回路（
ア）によりアナログ量に変換してモータ等の外部機器を
制御している。
しかし、ＣＰ（］ユニット（１）が演算エラーを発生し
た時やＣＰＵユニット（１）のキーリセットスイッチ動
作時は異常状態であり、制御中のモータ停止は勿論のこ
と、他の出カニニットからの出力もＯＦＦ Ｌ、、セー
フティ方向へ動作させる必要が生じてくる。このセーフ
ティ方向への動作をさせるのがＩ／Ｏリセット信号（３
）であり、ＤＡ変換ユニット（４）のマイクロプロセッ
サ（６）のリセット端子（９）へ接続されている。マイ
クロプロセッサ（６）は、このＩ／Ｏリセット信号（３
）によりリセット状態となり正常なりＡ変換ができない
。このため、ＤＡ変換ユニット（４）ではＩ／Ｏリセッ
ト信号のアクティブ時は、アナログ出力が初期状態（オ
フセット値）となる回路構成となっている。
た時やＣＰＵユニット（１）のキーリセットスイッチ動
作時は異常状態であり、制御中のモータ停止は勿論のこ
と、他の出カニニットからの出力もＯＦＦ Ｌ、、セー
フティ方向へ動作させる必要が生じてくる。このセーフ
ティ方向への動作をさせるのがＩ／Ｏリセット信号（３
）であり、ＤＡ変換ユニット（４）のマイクロプロセッ
サ（６）のリセット端子（９）へ接続されている。マイ
クロプロセッサ（６）は、このＩ／Ｏリセット信号（３
）によりリセット状態となり正常なりＡ変換ができない
。このため、ＤＡ変換ユニット（４）ではＩ／Ｏリセッ
ト信号のアクティブ時は、アナログ出力が初期状態（オ
フセット値）となる回路構成となっている。
従来のＤＡ変換ユニット（４）では、Ｉ／Ｏリセット信
号のアクティブ時にアナログ出力が初期状態（オフセッ
ト値）となるように構成されているので、停止動作が安
全方向となるモータ制御等には通しているが、コントロ
ーラ停止時にアナログ出力を保持した方が安全方向とな
ることが多いプロセス制御には、そのままでは通用でき
ずバックアップ変換器等が必要であるなどの問題点があ
フた。
号のアクティブ時にアナログ出力が初期状態（オフセッ
ト値）となるように構成されているので、停止動作が安
全方向となるモータ制御等には通しているが、コントロ
ーラ停止時にアナログ出力を保持した方が安全方向とな
ることが多いプロセス制御には、そのままでは通用でき
ずバックアップ変換器等が必要であるなどの問題点があ
フた。
この発明は上記のような問題点を解決するためになされ
たもので、ＣＰＵユニットのＩ／Ｏリセット信号アクテ
ィブ時にアナログ出力の初期状態出力と保持状態出力を
選択使用できるプログラマブルコントローラのＤＡ変換
ユニットを得ることを目的とする。
たもので、ＣＰＵユニットのＩ／Ｏリセット信号アクテ
ィブ時にアナログ出力の初期状態出力と保持状態出力を
選択使用できるプログラマブルコントローラのＤＡ変換
ユニットを得ることを目的とする。
この発明に係るプログラマブルコントローラのＤＡ変換
ユニットは、ＣＰＵユニットから入力されるデジタル値
をアナログ変換して外部機器へ出力するプログラマブル
コントローラのＤ＾変換ユニットにおいて、上記ＣＰＵ
ユニットからキーリセット時又はエラー発生時に出力さ
れるＩ／Ｏリセット信号に基づきＤ＾変換出力のリセッ
トが必要な時はリセット制御し、Ｄ＾変換出力の保持が
必要な時は保持制御すべく選択可能な制御手段を備えた
ものである。
ユニットは、ＣＰＵユニットから入力されるデジタル値
をアナログ変換して外部機器へ出力するプログラマブル
コントローラのＤ＾変換ユニットにおいて、上記ＣＰＵ
ユニットからキーリセット時又はエラー発生時に出力さ
れるＩ／Ｏリセット信号に基づきＤ＾変換出力のリセッ
トが必要な時はリセット制御し、Ｄ＾変換出力の保持が
必要な時は保持制御すべく選択可能な制御手段を備えた
ものである。
この発明においては、ＣＰＵユニットからのＩ／Ｏリセ
ット信号に基づき、制御手段により、ＤＡ変換出力の初
期状態（オフセット値）出力と、保持状態出力の選択使
用が可能となる。
ット信号に基づき、制御手段により、ＤＡ変換出力の初
期状態（オフセット値）出力と、保持状態出力の選択使
用が可能となる。
以下、この発明の一実施例を第４図と同一部分は同一符
号を付して示す第１図について説明する。第１図におい
て、本実施例のＤ＾変換ユニット（４）は、シーケンサ
Ｉ／Ｆ回路（５） マイクロプロセッサ（６）及びＤ
Ａ変換回路（７）の他に、新たな構成として、Ｉ／Ｏリ
セット信号（３）をマイクロプロセッサのリセット端子
（９）へ接続すべく有効とするか、または非接続として
すべて無効とするかを切換える切換スイッチ（２１）と
、切換スイッチ（２１）の無効切換時はマイクロプロセ
ッサ（６）を電源リセット時に初期状態より立ち上げる
電源リセット回路（２２）を有する。
号を付して示す第１図について説明する。第１図におい
て、本実施例のＤ＾変換ユニット（４）は、シーケンサ
Ｉ／Ｆ回路（５） マイクロプロセッサ（６）及びＤ
Ａ変換回路（７）の他に、新たな構成として、Ｉ／Ｏリ
セット信号（３）をマイクロプロセッサのリセット端子
（９）へ接続すべく有効とするか、または非接続として
すべて無効とするかを切換える切換スイッチ（２１）と
、切換スイッチ（２１）の無効切換時はマイクロプロセ
ッサ（６）を電源リセット時に初期状態より立ち上げる
電源リセット回路（２２）を有する。
次に動作について説明する。ＣＰｔ１ユニツト（１）よ
りバス（２）およびシーケンサＩ／Ｆ回路（５）を経由
してＤ＾変換ユニット（４）のマイクロプロセッサ（６
）に取込まれたデジタル値は、ＤＡ変換回路（７）に伝
えられ、ＤＡ変換回路（７）によりアナログ量に変換さ
れ出力端子より外部機器へ出力される。通常状態におい
ては、ＤＡ変換ユニット（４）は、ＣＰＵユニット（１
）より設定されたデジタル値を、ＤＡ変換回路（７）に
よりアナログ量に変換する機能を有しており、このよう
にＤＡ変換されたアナログ量により外部接続機器を制御
している。
りバス（２）およびシーケンサＩ／Ｆ回路（５）を経由
してＤ＾変換ユニット（４）のマイクロプロセッサ（６
）に取込まれたデジタル値は、ＤＡ変換回路（７）に伝
えられ、ＤＡ変換回路（７）によりアナログ量に変換さ
れ出力端子より外部機器へ出力される。通常状態におい
ては、ＤＡ変換ユニット（４）は、ＣＰＵユニット（１
）より設定されたデジタル値を、ＤＡ変換回路（７）に
よりアナログ量に変換する機能を有しており、このよう
にＤＡ変換されたアナログ量により外部接続機器を制御
している。
しかし、ここで、ＣＰＵユニット（１）が演算工ラーを
発生した場合やＣＰＩＩユニット（１）のキースイッチ
動作時は、異常状態となり、制御出力をセーフティ方向
へ動作させることが必要となる。
発生した場合やＣＰＩＩユニット（１）のキースイッチ
動作時は、異常状態となり、制御出力をセーフティ方向
へ動作させることが必要となる。
このセーフティ方向への動作をさせるのがＩ／Ｏリセッ
ト信号（３）であり、Ｉ／Ｏリセット信号（３）を有効
か無効かに切換える切換スイッチ（２１）が有効側（工
／Ｏリセット信号と接続）のとき、ＤＡ変換ユニット（
４）のマイクロプロセッサリセット端子（９）に接続さ
れ、マイクロプロセッサ（６）をリセット状態とする。
ト信号（３）であり、Ｉ／Ｏリセット信号（３）を有効
か無効かに切換える切換スイッチ（２１）が有効側（工
／Ｏリセット信号と接続）のとき、ＤＡ変換ユニット（
４）のマイクロプロセッサリセット端子（９）に接続さ
れ、マイクロプロセッサ（６）をリセット状態とする。
この時は、アナログ出力を初期状態（オフセット値）と
する回路により初期状態（オフセット値）を出力する。
する回路により初期状態（オフセット値）を出力する。
他方、Ｉ／Ｏリセット信号（３）を有効から無効かに切
換える切換スイッチ（２１）が無効側（Ｉ／Ｏリセット
信号と非接続）のときは、ＣＰＵユニット（１）のＩ／
Ｏリセット信号（３）が非接続となり、ＤＡ変換ユニッ
ト（４）のマイクロプロセッサ（６）はリセット状態と
はならず、アナログ出力は保持状態となる。また、切換
スイッチ（２１）が無効側の時は、電源リセット回路（
２２）により電源リセット時にマイクロプロセッサ（６
）を初期状態より立ち上げる。
換える切換スイッチ（２１）が無効側（Ｉ／Ｏリセット
信号と非接続）のときは、ＣＰＵユニット（１）のＩ／
Ｏリセット信号（３）が非接続となり、ＤＡ変換ユニッ
ト（４）のマイクロプロセッサ（６）はリセット状態と
はならず、アナログ出力は保持状態となる。また、切換
スイッチ（２１）が無効側の時は、電源リセット回路（
２２）により電源リセット時にマイクロプロセッサ（６
）を初期状態より立ち上げる。
なお、上記実施例では、Ｉ／Ｏリセット信号（３）の有
効と無効の切換は切換スイッチ（２１）で実施したが、
差し替え可能な設定ビンによる切換でも実施可能である
。
効と無効の切換は切換スイッチ（２１）で実施したが、
差し替え可能な設定ビンによる切換でも実施可能である
。
また、￥Ｓ２図に示すように、Ｉｌｏ リセット信号（
３）の切換スイッチ（２１）の無効側を開放し、有効側
信号と電源リセット回路（２２）のリセット信号をＯＲ
ゲート（２３）へ入力し、その出力をマイクロプロセッ
サ（６）のリセット端子（９）へ接続した回路構成でも
同じ効果を達成できる。さらに、第３図に示すようにマ
イクロプロセッサ（６）よりＤＡＲ換価をラッチ回路（
２４）へ出力し、ラッチ回路（２４）のクロック（ＣＫ
）によりラッチする回路構成の場合、マイクロプロセッ
サ（６）よりのラッチ指令（２５）とＩｌｏ リセット
信号（３）をへＮｌ１ｌゲート（２６）へ久カしその出
力をラッチ回路（２４）のクロック（Ｃに）へ接続する
ことにより、Ｉ／Ｏリセット信号（３）がアクティブ時
、ラッチ回路（２４）のクロック人力（Ｃに）がロウレ
ベルとなり、前回出力データがラッチされた状態となり
、上記実施例とｒ＃Ｊｓな効果を得ることができる。
３）の切換スイッチ（２１）の無効側を開放し、有効側
信号と電源リセット回路（２２）のリセット信号をＯＲ
ゲート（２３）へ入力し、その出力をマイクロプロセッ
サ（６）のリセット端子（９）へ接続した回路構成でも
同じ効果を達成できる。さらに、第３図に示すようにマ
イクロプロセッサ（６）よりＤＡＲ換価をラッチ回路（
２４）へ出力し、ラッチ回路（２４）のクロック（ＣＫ
）によりラッチする回路構成の場合、マイクロプロセッ
サ（６）よりのラッチ指令（２５）とＩｌｏ リセット
信号（３）をへＮｌ１ｌゲート（２６）へ久カしその出
力をラッチ回路（２４）のクロック（Ｃに）へ接続する
ことにより、Ｉ／Ｏリセット信号（３）がアクティブ時
、ラッチ回路（２４）のクロック人力（Ｃに）がロウレ
ベルとなり、前回出力データがラッチされた状態となり
、上記実施例とｒ＃Ｊｓな効果を得ることができる。
〔発明の効果）
以上のように、この発明によれば、ＤＡ変換出力をＣＰ
ＵユニットからのＩｌｏ リセット信号に基づきリセッ
トが必要な時のリセット機能、出力保持が必要な時の保
持機能とに分離し選択可能になるように構成したので、
モータ制御等リセットが必要な場合と、プロセス制御等
の出力保持が必要な場合との使い分けが可能となり、用
途に応じた最適制御出力状態を得られる効果がある。
ＵユニットからのＩｌｏ リセット信号に基づきリセッ
トが必要な時のリセット機能、出力保持が必要な時の保
持機能とに分離し選択可能になるように構成したので、
モータ制御等リセットが必要な場合と、プロセス制御等
の出力保持が必要な場合との使い分けが可能となり、用
途に応じた最適制御出力状態を得られる効果がある。
第１図はこの発明の一実施例によるプログラマブルコン
トローラのＤ＾変換ユニットの構成を示すブロック図、
第２図は第３図はそれぞれこの発明の他の実施例を示す
ブロック図、第４図は従来例に係るＤ＾変換ユニットの
構成を示すブロック図である。 図中、（１）はＣＰｔ１ユニツト、（２）はバス、（３
）はＩｌｏ リセット信号、（４）はＤ＾変換ユニット
、（５）はシーケンサＩ／Ｆ回路、（６）はマイクロプ
ロセッサ、（７）はＤＡ変換回路、（８）はアナログ出
力、（９）はリセット端子、（２１）は切換スイッチ、
（２２）は電源リセット回路、（２３）はＯＲゲート、
（２４）はラッチ回路、（２５）はラッチ指令、（２６
）はＡＮＤゲート。
トローラのＤ＾変換ユニットの構成を示すブロック図、
第２図は第３図はそれぞれこの発明の他の実施例を示す
ブロック図、第４図は従来例に係るＤ＾変換ユニットの
構成を示すブロック図である。 図中、（１）はＣＰｔ１ユニツト、（２）はバス、（３
）はＩｌｏ リセット信号、（４）はＤ＾変換ユニット
、（５）はシーケンサＩ／Ｆ回路、（６）はマイクロプ
ロセッサ、（７）はＤＡ変換回路、（８）はアナログ出
力、（９）はリセット端子、（２１）は切換スイッチ、
（２２）は電源リセット回路、（２３）はＯＲゲート、
（２４）はラッチ回路、（２５）はラッチ指令、（２６
）はＡＮＤゲート。
Claims (1)
- ＣＰＵユニットから入力されるデジタル値をアナログ
変換して外部機器へ出力するプログラマブルコントロー
ラのＤＡ変換ユニットにおいて、上記ＣＰＵユニットか
らキーリセット時又はエラー発生時に出力されるＩ／Ｏ
リセット信号に基づきＤＡ変換出力のリセットが必要な
時はリセット制御し、ＤＡ変換出力の保持が必要な時は
保持制御すべく選択可能な制御手段を備えたことを特徴
とするプログラマブルコントローラのＤＡ変換ユニット
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12451890A JPH0421004A (ja) | 1990-05-15 | 1990-05-15 | プログラマブルコントローラのｄａ変換ユニット |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12451890A JPH0421004A (ja) | 1990-05-15 | 1990-05-15 | プログラマブルコントローラのｄａ変換ユニット |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0421004A true JPH0421004A (ja) | 1992-01-24 |
Family
ID=14887465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12451890A Pending JPH0421004A (ja) | 1990-05-15 | 1990-05-15 | プログラマブルコントローラのｄａ変換ユニット |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0421004A (ja) |
-
1990
- 1990-05-15 JP JP12451890A patent/JPH0421004A/ja active Pending
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