JPH0421148A - 入出力命令，割込み応答発行制御方式 - Google Patents
入出力命令，割込み応答発行制御方式Info
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- JPH0421148A JPH0421148A JP12643190A JP12643190A JPH0421148A JP H0421148 A JPH0421148 A JP H0421148A JP 12643190 A JP12643190 A JP 12643190A JP 12643190 A JP12643190 A JP 12643190A JP H0421148 A JPH0421148 A JP H0421148A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
情報処理装置内で複数のチャネル装置（Ｃ）ｌ）に対し
て、バスを介して入出力命令と５割込み処理の制御等を
行う機構、例えば、チャネル制御部（ＣＨＣ）における
割込み制御方式、特に、同一チャネル装置（ＣＨ）に対
する、入出力命令と５割込み応答信号（ＩＡＣＫ信号）
の発行制御方式に関し、チャネル装置（ＣＩ）に対する
、入出力命令と５割込み応答信号（ＩＡＣＫ信号）の順
序を、中央処理装置（ＣＰ［Ｊ） と、チャネル装置（
ＣＨ）との間にあるチャ名ル制御装置（ＣＨＣ）で管理
し、中央処理装置（、ＣＰ［Ｉ）と、チャネル装置（Ｃ
Ｈ）との間でのインターロック制御を不要とし、中央処
理装置（ＣＰＵ）での該インターロック制御による無駄
な処理停止時間を無くして、中央処理袋ａｔ （ＣＰＵ
）の性能の向上を図ることを目的とし、 該中央処理装置（ＣＰＵ）からの同一のチャネル装置番
号に対する、入出力命令と１割込み応答信号（ＩＡＣＫ
信号）とを、該番号のチャネル装置（ＣＨ）側での受信
順序のとおり制御する手段、即ち、その受は付は順序を
記憶して、発行順序をシリアライズする手段を設けて、
チャネル装置（ＣＨ）に対する受は付は順序を保証する
ように構成する。
て、バスを介して入出力命令と５割込み処理の制御等を
行う機構、例えば、チャネル制御部（ＣＨＣ）における
割込み制御方式、特に、同一チャネル装置（ＣＨ）に対
する、入出力命令と５割込み応答信号（ＩＡＣＫ信号）
の発行制御方式に関し、チャネル装置（ＣＩ）に対する
、入出力命令と５割込み応答信号（ＩＡＣＫ信号）の順
序を、中央処理装置（ＣＰ［Ｊ） と、チャネル装置（
ＣＨ）との間にあるチャ名ル制御装置（ＣＨＣ）で管理
し、中央処理装置（、ＣＰ［Ｉ）と、チャネル装置（Ｃ
Ｈ）との間でのインターロック制御を不要とし、中央処
理装置（ＣＰＵ）での該インターロック制御による無駄
な処理停止時間を無くして、中央処理袋ａｔ （ＣＰＵ
）の性能の向上を図ることを目的とし、 該中央処理装置（ＣＰＵ）からの同一のチャネル装置番
号に対する、入出力命令と１割込み応答信号（ＩＡＣＫ
信号）とを、該番号のチャネル装置（ＣＨ）側での受信
順序のとおり制御する手段、即ち、その受は付は順序を
記憶して、発行順序をシリアライズする手段を設けて、
チャネル装置（ＣＨ）に対する受は付は順序を保証する
ように構成する。
〔産業上の利用分野］
本発明は、情報処理装置内で複数のチャネル装置（Ｃ８
）に対して、バスを介して入出力命令と１割込み処理の
制御等を行う構成、例えば、チャネル制御部（ＣＨＣ）
における割込み制御方式、特に、同一チャネル装置（Ｃ
Ｈ）に対する、入出力命令と９割込み応答信号（ＩＡＣ
Ｋ信号）の発行制御方式に関する。
）に対して、バスを介して入出力命令と１割込み処理の
制御等を行う構成、例えば、チャネル制御部（ＣＨＣ）
における割込み制御方式、特に、同一チャネル装置（Ｃ
Ｈ）に対する、入出力命令と９割込み応答信号（ＩＡＣ
Ｋ信号）の発行制御方式に関する。
最近の情報処理装置によるデータ処理の多様化と、処理
量の増大化により、該情報処理装置に対する処理能力の
向上が求められている一方、各種の入出力装置が接続さ
れる動向にある。
量の増大化により、該情報処理装置に対する処理能力の
向上が求められている一方、各種の入出力装置が接続さ
れる動向にある。
従来、各入出力装置が接続されているチャネル装置（Ｃ
１（）に対する入出力命令と、チャネル装置（ＣＨ）か
らの割込みに対する割込み応答信号（ＩＡ（Ｊ信号）と
は、中央処理装置（ＣＰＵ）とチャネル装置（ＣＨ）と
の間でインターロックを掛けて、その順序を保証してい
る。
１（）に対する入出力命令と、チャネル装置（ＣＨ）か
らの割込みに対する割込み応答信号（ＩＡ（Ｊ信号）と
は、中央処理装置（ＣＰＵ）とチャネル装置（ＣＨ）と
の間でインターロックを掛けて、その順序を保証してい
る。
このインターロック制御では、例えば、上記情報処理装
置に接続される各種の入出力装置の中に、低速度のもの
があると、中央処理装置（ＣＰＵ）の性能に大きな影響
を与えることがあることから、入出力命令と９割込み応
答との順序を、該中央処理装置（ＣＰＵ）自身に監視さ
せることなく、その発行順序を保証することができる割
込み制御方式が必要とされる。
置に接続される各種の入出力装置の中に、低速度のもの
があると、中央処理装置（ＣＰＵ）の性能に大きな影響
を与えることがあることから、入出力命令と９割込み応
答との順序を、該中央処理装置（ＣＰＵ）自身に監視さ
せることなく、その発行順序を保証することができる割
込み制御方式が必要とされる。
〔従来の技術と発明が解決しようとする課題〕第２図は
、従来の入出力命令と９割込み応答信号の発行制御方式
を説明する図である。
、従来の入出力命令と９割込み応答信号の発行制御方式
を説明する図である。
第２図に示した従来の回路例で、１は中央処理装置（Ｃ
ＰＵ）、 ３２は−ｆ−ｐネル制御装置 （ＣＨＣ）内
ノｃＰＵインタフェース部、３３はバス制御部、３５は
中央処理装置（ＣＰＵ） １がらの割込み応答信号（Ｉ
ＡＣＫ信号）送出要求を保持するフリップ・フロップ回
路（以下、ＦＦいう）、３６は同じく、中央処理装置（
ＣＰＵ） １からの入出力命令の送出要求を保持するＦ
Ｆである。そして、中央処理袋ｆｉ（ＣＰＩＪ） １と
、ＣＰＵインタフェース部３２．及び、バス制御部３３
とチャネル装置（ｃＨ） ２とは、それぞれ、バス５，
４で接続されている。
ＰＵ）、 ３２は−ｆ−ｐネル制御装置 （ＣＨＣ）内
ノｃＰＵインタフェース部、３３はバス制御部、３５は
中央処理装置（ＣＰＵ） １がらの割込み応答信号（Ｉ
ＡＣＫ信号）送出要求を保持するフリップ・フロップ回
路（以下、ＦＦいう）、３６は同じく、中央処理装置（
ＣＰＵ） １からの入出力命令の送出要求を保持するＦ
Ｆである。そして、中央処理袋ｆｉ（ＣＰＩＪ） １と
、ＣＰＵインタフェース部３２．及び、バス制御部３３
とチャネル装置（ｃＨ） ２とは、それぞれ、バス５，
４で接続されている。
上記３５．３６で示したＦＦの出方信号は、ハス制御部
３３に伝えられ、チャネル制御装置１ｆ （ＣＨＣ）チ
ャネル装置（ＣＦＩ）間のバス４を通って、チャネル装
置（Ｃ）ｌ） ２へ転送される。
３３に伝えられ、チャネル制御装置１ｆ （ＣＨＣ）チ
ャネル装置（ＣＦＩ）間のバス４を通って、チャネル装
置（Ｃ）ｌ） ２へ転送される。
該ＦＦ ３５，３６は、中央処理装置（ＣＰＵ） １が
らの命令によって、ＣＰＵインタフェース部３２がらセ
ットされ、チャネル装置ｆ（ＣＩ（） ２への転送終了
信号を、バス制御部３３より受は取ってリセットされる
。
らの命令によって、ＣＰＵインタフェース部３２がらセ
ットされ、チャネル装置ｆ（ＣＩ（） ２への転送終了
信号を、バス制御部３３より受は取ってリセットされる
。
この時、ハス制御部３３では、通常は要求を受は付けた
順番に処理を行うが、例えば、相手のチャネル装置（Ｃ
Ｈ） ２が、他の中央処理装置（ＣＰＵ） １からのア
クセス等によりビジー状態であった場合等には、−旦、
そのハス要求を取り下げて、一定時間経過後にリトライ
を行う事とし、その間っぎの要求の処理に移ってしまう
。この為、入出力命令と１割込み応答信号（ＩＡＣＫ信
号）の順序が入れ代わってしまう事がある。
順番に処理を行うが、例えば、相手のチャネル装置（Ｃ
Ｈ） ２が、他の中央処理装置（ＣＰＵ） １からのア
クセス等によりビジー状態であった場合等には、−旦、
そのハス要求を取り下げて、一定時間経過後にリトライ
を行う事とし、その間っぎの要求の処理に移ってしまう
。この為、入出力命令と１割込み応答信号（ＩＡＣＫ信
号）の順序が入れ代わってしまう事がある。
そこで、従来方式においては、チャネル装置（ＣＨ）
２に対する入出力命令と１割込み応答信号（ＩＡＣＫ信
号）は、中央処理装置（ＣＰＵ） ｌと、チャネル装置
（Ｃ８） ２の間でインターロックをかけて順序を保証
していた。
２に対する入出力命令と１割込み応答信号（ＩＡＣＫ信
号）は、中央処理装置（ＣＰＵ） ｌと、チャネル装置
（Ｃ８） ２の間でインターロックをかけて順序を保証
していた。
具体的には、中央処理装置（ＣＰＵ） １内のインター
ロック機構１０により、中央処理装置（ＣＰＵ） １が
割込み信号を受は付けてから、上記割込み応答信号（Ｉ
ＡＣＫ信号）がチャネル装置（ＣＦり ２にに届いた事
をバス制御部３３からのＩＡＣＫ確認信号を受信して確
認するまでの間は、該中央処理装置（ＣＰＩｔ） １で
の処理を停止して、その同じチャネル装？Ｉ（ＣＩ）
２に対する割込み処理と１次の入出力命令との順序性を
保証していた。従って、中央処理装置（ＣＰＵ） １で
の、性能向上の妨げとなっていた。
ロック機構１０により、中央処理装置（ＣＰＵ） １が
割込み信号を受は付けてから、上記割込み応答信号（Ｉ
ＡＣＫ信号）がチャネル装置（ＣＦり ２にに届いた事
をバス制御部３３からのＩＡＣＫ確認信号を受信して確
認するまでの間は、該中央処理装置（ＣＰＩｔ） １で
の処理を停止して、その同じチャネル装？Ｉ（ＣＩ）
２に対する割込み処理と１次の入出力命令との順序性を
保証していた。従って、中央処理装置（ＣＰＵ） １で
の、性能向上の妨げとなっていた。
本発明は上記従来の欠点に鑑み、中央処理装置（ＣＰＵ
）からチャネル装置（ＣＩ（）に対する、入出力命令と
１割込み応答（ＩＡＣＫ信号）の順序を、中央処理装置
（ＣＰＵ）と、チャネル装置（ＣＨ）の間にあるチャネ
ル制御装置（ＣＨＣ）によって管理し、中央処理装置（
ＣＰＵ）と、チャネル装置（ＣＦＩ）の間でのインター
ロック制御を不要にする事により、該インターロック制
御による中央処理装置（ＣＰＵ）の無駄な処理停止時間
を無くして、中央処理装置（ＣＰＵ）の性能の向上を図
ることができる入出力命令１割込み応答発行制御方式を
提供することを目的とするものである。
）からチャネル装置（ＣＩ（）に対する、入出力命令と
１割込み応答（ＩＡＣＫ信号）の順序を、中央処理装置
（ＣＰＵ）と、チャネル装置（ＣＨ）の間にあるチャネ
ル制御装置（ＣＨＣ）によって管理し、中央処理装置（
ＣＰＵ）と、チャネル装置（ＣＦＩ）の間でのインター
ロック制御を不要にする事により、該インターロック制
御による中央処理装置（ＣＰＵ）の無駄な処理停止時間
を無くして、中央処理装置（ＣＰＵ）の性能の向上を図
ることができる入出力命令１割込み応答発行制御方式を
提供することを目的とするものである。
（１）情報処理装置内で複数のチャネル装置（ＣＨ）に
対して、バスを介して中央処理装置（ＣＰＵ）からの入
出力命令と１割込み処理の制御等を行う制御機構（チャ
ネル制御装置（ＣＨＣ） ）において、上記中央処理装
置！ （ＣＰＵ）からの同一のチャネル装置番号に対す
る、入出力命令と１割込み応答信号（ＩＡＣＫ信号）と
を、該番号のチャネル装ｆ （ＣＨ）側での受信順序の
とおり発行する順序制御手段を設けて、 該順序制御手段により、上記同一チャネル装置（ＣＨ）
に対する上記入出力命令と１割込み応答（ＩＡＣＫ）と
の間の受信９発行順序を制御するように構成する。
対して、バスを介して中央処理装置（ＣＰＵ）からの入
出力命令と１割込み処理の制御等を行う制御機構（チャ
ネル制御装置（ＣＨＣ） ）において、上記中央処理装
置！ （ＣＰＵ）からの同一のチャネル装置番号に対す
る、入出力命令と１割込み応答信号（ＩＡＣＫ信号）と
を、該番号のチャネル装ｆ （ＣＨ）側での受信順序の
とおり発行する順序制御手段を設けて、 該順序制御手段により、上記同一チャネル装置（ＣＨ）
に対する上記入出力命令と１割込み応答（ＩＡＣＫ）と
の間の受信９発行順序を制御するように構成する。
（２）上記順序制御手段として、中央処理装置（ＣＰＵ
）からの割込み応答信号（ＩＡＣＫ信号）、又は、入出
力命令によって、セット、又は、リセットされるフリッ
プフロップ（ＦＦ）を設けて、該フリップフロップ（Ｆ
Ｆ）の出力によって、割込み応答信号（ＩＡＣＫ信号）
と、入出力命令との発行順序を制御するように構成する
。
）からの割込み応答信号（ＩＡＣＫ信号）、又は、入出
力命令によって、セット、又は、リセットされるフリッ
プフロップ（ＦＦ）を設けて、該フリップフロップ（Ｆ
Ｆ）の出力によって、割込み応答信号（ＩＡＣＫ信号）
と、入出力命令との発行順序を制御するように構成する
。
即ち、本発明によれば、情報処理装置内で複数のチャネ
ル装置（ＣＨ）に対して、例えば、汎用バスを介して入
出力命令と１割込み処理の制御等を行う制御機構（チャ
ネル制御装置（ＣＨＣ） ）において、中央処理装置（
ＣＰＵ）からの同一のチャネル装置番号に対する、入出
力命令と１割込み応答信号（■ＡＣＫ信号）とを、該番
号のチャネル装置（ＣＨ）側での受信順序のとおり発行
する制御手段、例えば、中央処理装置（ＣＰＩＩ）から
の割込み応答信号（ＩＡＣＫ信号）、又は、入出力命令
によって、セット、又は、リセットされるフリップフロ
ップ（ＦＦ）を設けて、上記中央処理装置（ＣＰＵ）か
らの同一のチャネル番号に対する入出力命令と９割込み
応答信号（ＩＡＣＫ信号）が同時に、チャネル制御装置
（ＣＨＣ）上に存在する場合に、その受付は順序を記憶
して発行順序をシリアライズすることで、チャネル装ｆ
（ＣＨ）に於ける受付は順序を保証するものである。
ル装置（ＣＨ）に対して、例えば、汎用バスを介して入
出力命令と１割込み処理の制御等を行う制御機構（チャ
ネル制御装置（ＣＨＣ） ）において、中央処理装置（
ＣＰＵ）からの同一のチャネル装置番号に対する、入出
力命令と１割込み応答信号（■ＡＣＫ信号）とを、該番
号のチャネル装置（ＣＨ）側での受信順序のとおり発行
する制御手段、例えば、中央処理装置（ＣＰＩＩ）から
の割込み応答信号（ＩＡＣＫ信号）、又は、入出力命令
によって、セット、又は、リセットされるフリップフロ
ップ（ＦＦ）を設けて、上記中央処理装置（ＣＰＵ）か
らの同一のチャネル番号に対する入出力命令と９割込み
応答信号（ＩＡＣＫ信号）が同時に、チャネル制御装置
（ＣＨＣ）上に存在する場合に、その受付は順序を記憶
して発行順序をシリアライズすることで、チャネル装ｆ
（ＣＨ）に於ける受付は順序を保証するものである。
従って、中央処理装置（ＣＰＵ）とチャネル装置（ＣＨ
）との間でインターロック制御を行う必要がなくなり、
中央処理装置（ＣＰＵ）は、所謂、突き放しの動作を行
うことができ、無駄な処理停止時間がなくなり、結果と
して該情報処理装置の性能を向上させることができる効
果がある。
）との間でインターロック制御を行う必要がなくなり、
中央処理装置（ＣＰＵ）は、所謂、突き放しの動作を行
うことができ、無駄な処理停止時間がなくなり、結果と
して該情報処理装置の性能を向上させることができる効
果がある。
（実施例）
以下本発明の実施例を図面によって詳述する９第１図は
、本発明の一実施例を示した図であり、同一のチャネル
装置番号に対する、入出力命令と割込み応答信号（ＩＡ
ＣＫ）とを、該番号のチャネル装置（ＣＨ）側での受信
順序のとおり発行する順序制御手段３７を設けて、中央
処理装置（ＣＰ［Ｉ）からの同一のチャネル番号に対す
る入出力命令と１割込み応答信号（ＩＡＣＫ信号）が同
時に、チャネル制御装置（ＣＲＣ） ３上に存在する場
合に、その受付は順序を記憶して発行順序をシリアライ
ズすることで、チャネル装置（ＣＨ） ２における受付
は順序を保証する手段が本発明を実施するのに必要な手
段である。
、本発明の一実施例を示した図であり、同一のチャネル
装置番号に対する、入出力命令と割込み応答信号（ＩＡ
ＣＫ）とを、該番号のチャネル装置（ＣＨ）側での受信
順序のとおり発行する順序制御手段３７を設けて、中央
処理装置（ＣＰ［Ｉ）からの同一のチャネル番号に対す
る入出力命令と１割込み応答信号（ＩＡＣＫ信号）が同
時に、チャネル制御装置（ＣＲＣ） ３上に存在する場
合に、その受付は順序を記憶して発行順序をシリアライ
ズすることで、チャネル装置（ＣＨ） ２における受付
は順序を保証する手段が本発明を実施するのに必要な手
段である。
尚、全図を通して同じ符号は同じ対象物を示している。
以下、第１図によって、本発明の割込み応答。
及び、入出力命令の発行制御方式を説明する。
第１図の実施例で、特徴的であるのは、入出力命令と９
割込み応答信号（以下、ＩＡＣＫ信号という）とを受信
タイミングに従ってシリアライズする為のＦＦ ３７が
設けられていることであり、例えば、該ＦＦ ３７に対
して、ＣＰＵインタフェース部３２からＩＡＣＫ信号を
受は取った際にセット、入出力命令を受は取った際にリ
セットを行う事により、該ＦＦ ３７が１”の時には、
入出力命令が先、°０゛の時にＩＡＣＫ信号が先である
よう動作させることができる。
割込み応答信号（以下、ＩＡＣＫ信号という）とを受信
タイミングに従ってシリアライズする為のＦＦ ３７が
設けられていることであり、例えば、該ＦＦ ３７に対
して、ＣＰＵインタフェース部３２からＩＡＣＫ信号を
受は取った際にセット、入出力命令を受は取った際にリ
セットを行う事により、該ＦＦ ３７が１”の時には、
入出力命令が先、°０゛の時にＩＡＣＫ信号が先である
よう動作させることができる。
ゲート３８，３１０はＩＡＣＫ信号の転送要求をバス制
御部３３へ伝える際の条件を挿入しており、本発明のＦ
Ｆ ３７が°１′で、入出力命令要求が有り且つ、チャ
ネル装置の番号（ＣＯ−ＮＯ，）が一致している場合に
はＩＡＣＫ信号の転送要求を抑止する。
御部３３へ伝える際の条件を挿入しており、本発明のＦ
Ｆ ３７が°１′で、入出力命令要求が有り且つ、チャ
ネル装置の番号（ＣＯ−ＮＯ，）が一致している場合に
はＩＡＣＫ信号の転送要求を抑止する。
同様に、ゲート３９，３１１は入出力命令の要求を伝え
る際の条件を挿入し、上記ＦＦ ３７が°０”で、ＩＡ
ＣＫ信号の転送要求が有り、且つ、チャネル装置の番号
（ＣＥＩ−Ｎｉ１）が一致している場合には入出力命令
の転送要求を抑止する。
る際の条件を挿入し、上記ＦＦ ３７が°０”で、ＩＡ
ＣＫ信号の転送要求が有り、且つ、チャネル装置の番号
（ＣＥＩ−Ｎｉ１）が一致している場合には入出力命令
の転送要求を抑止する。
この様に、ＦＦ ３７．ゲート３８，３１０．３９，３
１１の回路を追加する事により、バス４やチャネル装置
（Ｃ）ｌ）２の状態に係わらず、同一のチャネル番号に
対して、先に受は付けた側の要求が完全に終了するまで
次の要求が抑止される為、順序を保証する事ができる。
１１の回路を追加する事により、バス４やチャネル装置
（Ｃ）ｌ）２の状態に係わらず、同一のチャネル番号に
対して、先に受は付けた側の要求が完全に終了するまで
次の要求が抑止される為、順序を保証する事ができる。
勿論、チャネル番号が異なる入出力命令、又は、割込み
応答信号に対しては、上記、ゲート３８．３９は常時、
開いているので、本発明の順序制御を受けることなく、
従来と同し転送動作が行われることになる。
応答信号に対しては、上記、ゲート３８．３９は常時、
開いているので、本発明の順序制御を受けることなく、
従来と同し転送動作が行われることになる。
このように、本発明は、情報処理装置内で複数のチャネ
ル装置（ＣＨ）に対して、例えば、汎用バスを介して入
出力命令と５割込み処理の制御等を行うチャネル制御部
（ＣＨＣ）における割込み制御方式、特に、同一チャネ
ル装置（ＣＨ）に対する、入出力命令と１割込み応答信
号（ＩＡＣＫ信号）の発行の順序を制御するのに、中央
処理装置（ＣＰｔｌ）からの同一のチャネル装置番号に
対する、入出力命令と９割込み応答信号ＣＩＡＣＫ）と
を、該番号のチャネル装置（ＣＨ）側での受信順序のと
おり発行する制御手段３７を設けて、同一のチャネル番
号に対する入出力命令と９割込み応答信号（ＩＡＣＫ信
号）が同時に、チャネル制御装置（ＣＨＣ） ３上に存
在する場合に、その受付は順序を記憶して発行順序をシ
リアライズすることで、チャネル装置（Ｃ１（） ２に
おける受付は順序を保証するようにしたところに特徴が
ある。
ル装置（ＣＨ）に対して、例えば、汎用バスを介して入
出力命令と５割込み処理の制御等を行うチャネル制御部
（ＣＨＣ）における割込み制御方式、特に、同一チャネ
ル装置（ＣＨ）に対する、入出力命令と１割込み応答信
号（ＩＡＣＫ信号）の発行の順序を制御するのに、中央
処理装置（ＣＰｔｌ）からの同一のチャネル装置番号に
対する、入出力命令と９割込み応答信号ＣＩＡＣＫ）と
を、該番号のチャネル装置（ＣＨ）側での受信順序のと
おり発行する制御手段３７を設けて、同一のチャネル番
号に対する入出力命令と９割込み応答信号（ＩＡＣＫ信
号）が同時に、チャネル制御装置（ＣＨＣ） ３上に存
在する場合に、その受付は順序を記憶して発行順序をシ
リアライズすることで、チャネル装置（Ｃ１（） ２に
おける受付は順序を保証するようにしたところに特徴が
ある。
以上、詳細に説明したように、本発明の入出力命令１割
込み応答発行制御方式は、情報処理装置内で複数のチャ
ネル装置（ＣＨ）に対して、例えば、汎用バスを介して
入出力命令と１割込み処理の制御等を行うチャネル制御
部（ＣＨＣ）における割込み制御方式、特に、同一チャ
ネル装置（ＣＯ）に対する、入出力命令と９割込み応答
信号（ＩＡＣＫ信号）の発行制御を行うのに、同一のチ
ャネル装置番号に対する、入出力命令と１割込み応答信
号（■＾ＣＭ信号）とを、該番号のチャネル装Ｗ（ＣＨ
）側での受信順序のとおり制御する手段、即ち、その受
は付は順序を記憶して、発行順序をシリアライズする手
段を設けて、チャネル装置（ＣＨ）に対する受は付は順
序を保証するようにしたものであるので、中央処理装置
（ＣＰ［Ｉ） と、チャネル装置（ＣＨ）との間でイ
ンターロック制御を行う必要が無くなり、中央処理装置
（ＣＰＵ）は突き放しの動作を行う事ができ、無駄な処
理停止時間が無くなり、情報処理装置の性能を向上させ
る事ができる効果がある。
込み応答発行制御方式は、情報処理装置内で複数のチャ
ネル装置（ＣＨ）に対して、例えば、汎用バスを介して
入出力命令と１割込み処理の制御等を行うチャネル制御
部（ＣＨＣ）における割込み制御方式、特に、同一チャ
ネル装置（ＣＯ）に対する、入出力命令と９割込み応答
信号（ＩＡＣＫ信号）の発行制御を行うのに、同一のチ
ャネル装置番号に対する、入出力命令と１割込み応答信
号（■＾ＣＭ信号）とを、該番号のチャネル装Ｗ（ＣＨ
）側での受信順序のとおり制御する手段、即ち、その受
は付は順序を記憶して、発行順序をシリアライズする手
段を設けて、チャネル装置（ＣＨ）に対する受は付は順
序を保証するようにしたものであるので、中央処理装置
（ＣＰ［Ｉ） と、チャネル装置（ＣＨ）との間でイ
ンターロック制御を行う必要が無くなり、中央処理装置
（ＣＰＵ）は突き放しの動作を行う事ができ、無駄な処
理停止時間が無くなり、情報処理装置の性能を向上させ
る事ができる効果がある。
第１図は本発明の一実施例を示した間
第２図は従来の入出力命令と１割込み応答信号の発行制
御方式を説明する図 である。 図面において、 １は中央処理装置（ＣＰＵ） １０はインターロック制御機構。 ２はチャネル装置（Ｃ８）。 ３はチャネル制御装置（ＣＦＩＣ）、又は、割込み処理
の制御を行う機構。 入出力命令と ３２はＣＰＵインタフェース部 ３３はバス制御部。 ３５はＩＡＣＫ信号の送出要求を保持するフリップ・フ
ロップ（ＦＦ）。 ３６は入出力命令の送出要求を保持するフリップ・フロ
ップ（ＦＦ） 。 ３７は入出力命令と、 ＩＡＣＫ信号をシリアライズす
る為のフリップ・フロップ（ＦＦ）、又は、順序制御手
段。 ３８．３９，３１０，３１１はゲート。 をそれぞれ示す。
御方式を説明する図 である。 図面において、 １は中央処理装置（ＣＰＵ） １０はインターロック制御機構。 ２はチャネル装置（Ｃ８）。 ３はチャネル制御装置（ＣＦＩＣ）、又は、割込み処理
の制御を行う機構。 入出力命令と ３２はＣＰＵインタフェース部 ３３はバス制御部。 ３５はＩＡＣＫ信号の送出要求を保持するフリップ・フ
ロップ（ＦＦ）。 ３６は入出力命令の送出要求を保持するフリップ・フロ
ップ（ＦＦ） 。 ３７は入出力命令と、 ＩＡＣＫ信号をシリアライズす
る為のフリップ・フロップ（ＦＦ）、又は、順序制御手
段。 ３８．３９，３１０，３１１はゲート。 をそれぞれ示す。
Claims (2)
- （１）情報処理装置内で複数のチャネル装置（ＣＨ）（
２）に対して、バス（４）を介して中央処理装置（ＣＰ
Ｕ）（１）からの入出力命令と、割込み処理の制御等を
行う制御機構（３）において、 上記中央処理装置（ＣＰＵ）（１）からの同一のチャネ
ル装置番号に対する、入出力命令と、割込み応答信号（
ＩＡＣＫ信号）とを、該番号のチャネル装置（ＣＨ）（
２）側での受信順序のとおり発行する順序制御手段（３
７）を設けて、 該順序制御手段（３７）により、上記同一チャネル装置
（ＣＨ）（２）に対する上記入出力命令と、割込み応答
（ＩＡＣＫ）との間の受信、発行順序を制御することを
特徴とする入出力命令、割込み応答発行制御方式。 - （２）上記順序制御手段（３７）として、中央処理装置
（ＣＰＵ）（１）からの割込み応答信号（ＩＡＣＫ信号
）、又は、入出力命令によって、セット、又は、リセッ
トされるフリップフロップ（ＦＦ）（３７）を設けて、
該フリップフロップ（ＦＦ）（３７）の出力によって、
割込み応答信号（ＩＡＣＫ信号）と、入出力命令との発
行順序を制御することを特徴とする請求項１に記載の入
出力命令、割込み応答発行制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12643190A JP2510031B2 (ja) | 1990-05-16 | 1990-05-16 | 入出力命令，割込み応答発行制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12643190A JP2510031B2 (ja) | 1990-05-16 | 1990-05-16 | 入出力命令，割込み応答発行制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0421148A true JPH0421148A (ja) | 1992-01-24 |
| JP2510031B2 JP2510031B2 (ja) | 1996-06-26 |
Family
ID=14935026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12643190A Expired - Lifetime JP2510031B2 (ja) | 1990-05-16 | 1990-05-16 | 入出力命令，割込み応答発行制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2510031B2 (ja) |
-
1990
- 1990-05-16 JP JP12643190A patent/JP2510031B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2510031B2 (ja) | 1996-06-26 |
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