JPH04213141A - 制御コマンド発生回路 - Google Patents
制御コマンド発生回路Info
- Publication number
- JPH04213141A JPH04213141A JP40633590A JP40633590A JPH04213141A JP H04213141 A JPH04213141 A JP H04213141A JP 40633590 A JP40633590 A JP 40633590A JP 40633590 A JP40633590 A JP 40633590A JP H04213141 A JPH04213141 A JP H04213141A
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- Japan
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- port
- output
- control command
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000001174 ascending effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明は制御コマンド発生回路に関し、特
にＣＰＵからの制御によって通信システム等のハードウ
ェア回路を動作させるための制御コマンド発生回路に関
するものである。
にＣＰＵからの制御によって通信システム等のハードウ
ェア回路を動作させるための制御コマンド発生回路に関
するものである。
【０００２】
【従来技術】従来のこの様な制御コマンド発生回路は、
先ずＩ／Ｏポートに制御内容を書込み、しかる後に制御
を駆動すべくＩ／Ｏポートの駆動ビット出力を０→１→
０→１→…と一定期間変化させて駆動パルスとし、Ｉ／
Ｏコードからの制御コマンドコード情報に従ってハード
ウェア回路の駆動を行うようになっている。
先ずＩ／Ｏポートに制御内容を書込み、しかる後に制御
を駆動すべくＩ／Ｏポートの駆動ビット出力を０→１→
０→１→…と一定期間変化させて駆動パルスとし、Ｉ／
Ｏコードからの制御コマンドコード情報に従ってハード
ウェア回路の駆動を行うようになっている。
【０００３】この様に、従来の制御コマンド発生回路で
は、Ｉ／Ｏポートの各Ｉ／Ｏポート出力ビットの操作を
ＣＰＵにより行っており、制御コマンドの設定と、駆動
パルスの発生とを順次行うために、制御コマンドの発生
及び駆動を単に１回の操作で行うことができない。よっ
て、ＣＰＵの操作が繁雑となるとと共に、制御コマンド
を１つのキャラクタコードとして扱うことができないと
いう欠点がある。
は、Ｉ／Ｏポートの各Ｉ／Ｏポート出力ビットの操作を
ＣＰＵにより行っており、制御コマンドの設定と、駆動
パルスの発生とを順次行うために、制御コマンドの発生
及び駆動を単に１回の操作で行うことができない。よっ
て、ＣＰＵの操作が繁雑となるとと共に、制御コマンド
を１つのキャラクタコードとして扱うことができないと
いう欠点がある。
【０００４】
【発明の目的】そこで、本発明はかかる従来技術の欠点
を解決すべくなされたものであって、その目的とすると
ころは、ＣＰＵの操作が簡単化されかつ制御コマンドを
１つのキャラクタコードとして扱うことが可能な制御コ
マンド発生回路を提供することにある。
を解決すべくなされたものであって、その目的とすると
ころは、ＣＰＵの操作が簡単化されかつ制御コマンドを
１つのキャラクタコードとして扱うことが可能な制御コ
マンド発生回路を提供することにある。
【０００５】
【発明の構成】本発明による制御コマンド発生回路は、
（ｎ＋２ｍ ＋１）ビット（ｎ，ｍは自然数）の出力を
有し、外部より任意のタイミングで前記出力の各ビット
に所定の値を設定できるＩ／Ｏポートと、クロック信号
を計数する２ｍ 値のカウンタと、このカウンタのｍビ
ットの出力の内容に応じて前記Ｉ／Ｏポートの第１から
第２ｍ のポート出力信号を順次１つづつ選択しつつ導
出する選択手段と、前記Ｉ／Ｏポートの第２ｍ ＋１の
ポート出力信号が予め定められた値になったことを検出
した後、前記カウンタの最上位ビットの変化に同期して
２ｍ 個のクロック分の幅を有するゲートパルスを生成
するゲートパルス生成手段と、前記ゲートパルスの存在
期間、前記Ｉ／Ｏポートの第２ｍ ＋１＋１から第２ｍ
＋１＋ｎのポート出力信号と前記選択手段の選択出力
信号とを導出するゲート手段とを含み、前記ゲート手段
による前記第２ｍ ＋１＋１から第２ｍ ＋１＋ｎのポ
ート出力信号を制御コマンドとし、前記選択出力信号を
駆動パルス列としてなることを特徴とする。
（ｎ＋２ｍ ＋１）ビット（ｎ，ｍは自然数）の出力を
有し、外部より任意のタイミングで前記出力の各ビット
に所定の値を設定できるＩ／Ｏポートと、クロック信号
を計数する２ｍ 値のカウンタと、このカウンタのｍビ
ットの出力の内容に応じて前記Ｉ／Ｏポートの第１から
第２ｍ のポート出力信号を順次１つづつ選択しつつ導
出する選択手段と、前記Ｉ／Ｏポートの第２ｍ ＋１の
ポート出力信号が予め定められた値になったことを検出
した後、前記カウンタの最上位ビットの変化に同期して
２ｍ 個のクロック分の幅を有するゲートパルスを生成
するゲートパルス生成手段と、前記ゲートパルスの存在
期間、前記Ｉ／Ｏポートの第２ｍ ＋１＋１から第２ｍ
＋１＋ｎのポート出力信号と前記選択手段の選択出力
信号とを導出するゲート手段とを含み、前記ゲート手段
による前記第２ｍ ＋１＋１から第２ｍ ＋１＋ｎのポ
ート出力信号を制御コマンドとし、前記選択出力信号を
駆動パルス列としてなることを特徴とする。
【０００６】
【実施例】以下に本発明の実施例を図面を参照しつつ詳
細に説明する。
細に説明する。
【０００７】図１は本発明の実施例の回路ブロック図で
ある。Ｉ／Ｏポート１は入力ａ１ 〜ａｋ 及び第１〜
第２ｍ ＋１＋ｎの出力（ｋは２以上の整数）を有し、
外部からの入力ａ１ 〜ａｋ に所望のコード信号を任
意のタイミングで印加することにより、第１〜第２ｍ
のビット出力に駆動コード（０１０１…０１）を、第２
ｍ ＋１のビット出力に“１”を、第２ｍ ＋１＋１〜
第２ｍ ＋１＋ｎのビット出力に制御コード（１……１
０）を夫々設定することが可能な周知のＩ／Ｏポートで
ある。
ある。Ｉ／Ｏポート１は入力ａ１ 〜ａｋ 及び第１〜
第２ｍ ＋１＋ｎの出力（ｋは２以上の整数）を有し、
外部からの入力ａ１ 〜ａｋ に所望のコード信号を任
意のタイミングで印加することにより、第１〜第２ｍ
のビット出力に駆動コード（０１０１…０１）を、第２
ｍ ＋１のビット出力に“１”を、第２ｍ ＋１＋１〜
第２ｍ ＋１＋ｎのビット出力に制御コード（１……１
０）を夫々設定することが可能な周知のＩ／Ｏポートで
ある。
【０００８】カウンタ３は外部より、入力ｅを介してク
ロック信号が印加されて自走することにより、ｍビット
の０〜２ｍ −１値のカウンタ出力を出力端子ｄ１ 〜
ｄｍ （ｄｍ が最上位ビットとする）に導出する。
ロック信号が印加されて自走することにより、ｍビット
の０〜２ｍ −１値のカウンタ出力を出力端子ｄ１ 〜
ｄｍ （ｄｍ が最上位ビットとする）に導出する。
【０００９】並列／直列変換回路２はＩ／Ｏポート１の
第１〜第２ｍ のビット出力を並列入力とし、カウンタ
３の出力ｄ１ 〜ｄｍ の値に応じてこれ等第１〜第２
ｍ の並列入力を順次１つづつ選択しつつ出力ｃへ直列
に導出する。
第１〜第２ｍ のビット出力を並列入力とし、カウンタ
３の出力ｄ１ 〜ｄｍ の値に応じてこれ等第１〜第２
ｍ の並列入力を順次１つづつ選択しつつ出力ｃへ直列
に導出する。
【００１０】パルス発生回路４はＩ／Ｏポート１の第２
ｍ ＋１のビット出力が０から１に変化したことを検出
し、カウンタ３の最上位ビットｄｍの立下りに同期して
クロック信号２ｍ 個分の幅のゲートパルスｆを１回だ
け発生する。
ｍ ＋１のビット出力が０から１に変化したことを検出
し、カウンタ３の最上位ビットｄｍの立下りに同期して
クロック信号２ｍ 個分の幅のゲートパルスｆを１回だ
け発生する。
【００１１】ゲート回路５はＩ／Ｏポート１の第２ｍ
＋１＋１〜第２ｍ ＋１＋ｎのビット出力ｃとを、ゲー
トパルスｆの存在期間ゲートして夫々ｇ１ 〜ｇｎ 及
びｈとして導出する。この出力ｇ１ 〜ｇｎ が制御コ
ードとして用いられ、出力ｈが駆動パルス列として用い
られることになるのである。
＋１＋１〜第２ｍ ＋１＋ｎのビット出力ｃとを、ゲー
トパルスｆの存在期間ゲートして夫々ｇ１ 〜ｇｎ 及
びｈとして導出する。この出力ｇ１ 〜ｇｎ が制御コ
ードとして用いられ、出力ｈが駆動パルス列として用い
られることになるのである。
【００１２】図２は図１の回路の動作を示すタイミング
チャートであり、図１の各信号を同一符号により対応し
て示している。
チャートであり、図１の各信号を同一符号により対応し
て示している。
【００１３】カウンタ３の内容が図２に示す如く変化し
、Ｉ／Ｏポート１の第２ｍ ＋１のビット出力が０から
１へ図示の如く変化したとする。パルス発生回路４はこ
の第２ｍ ＋１のビット出力の変化を検出すると、カウ
ンタ３の最上位ビットｄｍ の値の変化に同期してクロ
ック信号２ｍ 個分の幅のゲートパルスｆを発生する。
、Ｉ／Ｏポート１の第２ｍ ＋１のビット出力が０から
１へ図示の如く変化したとする。パルス発生回路４はこ
の第２ｍ ＋１のビット出力の変化を検出すると、カウ
ンタ３の最上位ビットｄｍ の値の変化に同期してクロ
ック信号２ｍ 個分の幅のゲートパルスｆを発生する。
【００１４】従って、Ｉ／Ｏポート１の第２ｍ ＋１＋
１〜第２ｍ ＋１＋ｎのｎビット出力がこのゲートパル
スｆによりゲート回路５を介して導出されることになる
が、この第２ｍ ＋１＋１〜第２ｍ ＋１＋ｎのｎビッ
トを制御コマンドのコードとして予めＩ／Ｏポート１に
設定しておけば、ゲート回路ｇ１ 〜ｇｎ にｎビット
の制御コマンドコードが出力されることになる。
１〜第２ｍ ＋１＋ｎのｎビット出力がこのゲートパル
スｆによりゲート回路５を介して導出されることになる
が、この第２ｍ ＋１＋１〜第２ｍ ＋１＋ｎのｎビッ
トを制御コマンドのコードとして予めＩ／Ｏポート１に
設定しておけば、ゲート回路ｇ１ 〜ｇｎ にｎビット
の制御コマンドコードが出力されることになる。
【００１５】また、ゲート回路５からは並列／直列変換
回路２からの直列出力ｃが、カウンタ３の出力ｄ１ 〜
ｄｍ の内容に従って順次導出される。この直列出力は
Ｉ／Ｏポート１の第１〜第２ｍ のビット出力が、カウ
ンタ３の内容に応じて１つづつ順次選択されるようにな
っているので、例えば、カウンタ３の内容が０から２ｍ
−１まで順次１つづつ昇順に変化する毎に、Ｉ／Ｏポ
ート１の第１〜第２ｍ のビット出力がこの順に同じく
昇順に選択されて並列／直列変換回路２から導出される
ように構成しておけば、ゲート回路５の出力ｈにはＩ／
Ｏポート１の第１〜第２ｍ のビット出力が順次ゲート
されることになる。
回路２からの直列出力ｃが、カウンタ３の出力ｄ１ 〜
ｄｍ の内容に従って順次導出される。この直列出力は
Ｉ／Ｏポート１の第１〜第２ｍ のビット出力が、カウ
ンタ３の内容に応じて１つづつ順次選択されるようにな
っているので、例えば、カウンタ３の内容が０から２ｍ
−１まで順次１つづつ昇順に変化する毎に、Ｉ／Ｏポ
ート１の第１〜第２ｍ のビット出力がこの順に同じく
昇順に選択されて並列／直列変換回路２から導出される
ように構成しておけば、ゲート回路５の出力ｈにはＩ／
Ｏポート１の第１〜第２ｍ のビット出力が順次ゲート
されることになる。
【００１６】よって、このＩ／Ｏポート１の第１〜第２
ｍ のビットを（０１０１……０１）となる様に予め設
定しているので、駆動パルス列ｈとして（０１０１……
０１）が、制御コマンドコードｇ１ 〜ｇｎ と共に同
時に生成されることになる。
ｍ のビットを（０１０１……０１）となる様に予め設
定しているので、駆動パルス列ｈとして（０１０１……
０１）が、制御コマンドコードｇ１ 〜ｇｎ と共に同
時に生成されることになる。
【００１７】
【発明の効果】以上述べた如く、本発明によれば、ＣＰ
Ｕから単に１回のＩ／Ｏポートヘのコード設定操作のみ
で、制御コマンド及び駆動パルス列を生成できるので、
設定値を制御コマンドのキャラクタコードとして扱うこ
とができ、ＣＰＵの制御も簡単化されるという効果があ
る。
Ｕから単に１回のＩ／Ｏポートヘのコード設定操作のみ
で、制御コマンド及び駆動パルス列を生成できるので、
設定値を制御コマンドのキャラクタコードとして扱うこ
とができ、ＣＰＵの制御も簡単化されるという効果があ
る。
【図１】本発明の実施例の回路ブロック図である。
【図２】本発明の実施例の動作を示すタイミングチャー
トである。
トである。
１ Ｉ／Ｏポート
２ 並列／直列変換回路
３ カウンタ
４ ゲートパルス発生回路
５ ゲート回路
Claims (1)
- 【請求項１】 （ｎ＋２ｍ ＋１）ビット（ｎ，ｍは
自然数）の出力を有し、外部より任意のタイミングで前
記出力の各ビットに所定の値を設定できるＩ／Ｏポート
と、クロック信号を計数する２ｍ 値のカウンタと、こ
のカウンタのｍビットの出力の内容に応じて前記Ｉ／Ｏ
ポートの第１から第２ｍ のポート出力信号を順次１つ
づつ選択しつつ導出する選択手段と、前記Ｉ／Ｏポート
の第２ｍ ＋１のポート出力信号が予め定められた値に
なったことを検出した後、前記カウンタの最上位ビット
の変化に同期して２ｍ 個のクロック分の幅を有するゲ
ートパルスを生成するゲートパルス生成手段と、前記ゲ
ートパルスの存在期間、前記Ｉ／Ｏポートの第２ｍ ＋
１＋１から第２ｍ ＋１＋ｎのポート出力信号と前記選
択手段の選択出力信号とを導出するゲート手段とを含み
、前記ゲート手段による前記第２ｍ ＋１＋１から第２
ｍ ＋１＋ｎのポート出力信号を制御コマンドとし、前
記選択出力信号を駆動パルス列としてなることを特徴と
する制御コマンド発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40633590A JPH04213141A (ja) | 1990-12-06 | 1990-12-06 | 制御コマンド発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40633590A JPH04213141A (ja) | 1990-12-06 | 1990-12-06 | 制御コマンド発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04213141A true JPH04213141A (ja) | 1992-08-04 |
Family
ID=18515944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40633590A Pending JPH04213141A (ja) | 1990-12-06 | 1990-12-06 | 制御コマンド発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04213141A (ja) |
-
1990
- 1990-12-06 JP JP40633590A patent/JPH04213141A/ja active Pending
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