JPH07106954A - パルス発生装置 - Google Patents

Abstract

(57)【要約】 【目的】 プリセッタブルカウンタの動作周波数を下げ
てクロックパルスの周期の端数付き倍数のパルスを発生
させる。 【構成】 プリセッタブルカウンタにデータ入力端子か
らのクロックパルスをカウントさせる。この出力を検出
回路に検出させる。積算回路にデータの積算値及び桁上
げを出力させる。この積算値に対応する時間だけ遅延さ
せてプログラマブル遅延回路にクロックパルスに対して
端数付き倍数の周波数のパルスを発生させる。プリセッ
タブルカウンタにはシフト回路を接続して、クロックパ
ルスに基づいてシフト動作を繰り返させ、プリセッタブ
ルカウンタに出力させる。これをプリセッタブルカウン
タがカウントしてカウンタクロックパルスの周波数を下
げる。シフト回路は、積算回路からの桁上げ信号を受け
て、シフト動作を所定時間休む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、クロックパルスの周
期よりも高い分解能を持つパルス発生装置についてのも
のである。

【０００２】

【従来の技術】つぎに、従来のパルス発生装置の構成を
図６に示す。この装置は、プリセッタブルカウンタ１、
検出回路２、積算回路３、プログラマブル遅延回路４よ
り構成されている。つぎに、図６の動作を図７のタイム
チャートを参照して説明する。図７に示すように、クロ
ックパルス周期より細かな分解能で出力パルスの周期を
設定することができる。このような技術は、特公昭６３
−９６８６号公報にも開示されている。

【０００３】

【発明が解決しようとする課題】図６の構成のパルス発
生装置において、出力パルスの周期のタイミング確度を
上げるには、基本となるクロックパルスの周期を短くす
ればよいが、クロックパルスの最小周期はプリセッタブ
ルカウンタの動作限界における周波数に制限されるとい
う問題がある。

【０００４】この発明は、プリセッタブルカウンタの動
作限界の周波数の制限を受けずに、クロックパルス周期
より細かな分解能で出力パルスの周期を設定するパルス
発生装置を提供することを目的とする。

【０００５】

【課題を解決するための手段】この目的を達成するた
め、この発明は、データ入力端子１２によりデータを設
定し、入力端子１１からのクロックパルスによりシフト
動作を行うシフト回路５と、データ入力端子１４により
データを設定し、シフト回路５の出力によりダウンカウ
ントするプリセッタブルカウンタ１と、シフト回路５の
出力とプリセッタブルカウンタ１の出力を入力とし、各
出力が特定値になるとパルスを出力し、シフト回路５と
プリセッタブルカウンタ１に入力させる検出回路２と、
データ入力端子１５にデータを入力し、検出回路２の出
力に同期してデータを積算し、積算値を出力するととも
に積算結果による桁上げ信号をシフト回路５に出力し
て、シフト回路５のシフト動作を中断させる積算回路３
と、検出回路２の出力を入力し、積算回路３の積算出力
３Ａに対応して遅延させるプログラマブル遅延回路４を
備え、クロックパルスから、端数つき倍数の出力を取り
出す。

【０００６】

【作用】この発明のパルス発生装置は、プリセッタブル
カウンタが第１のデータ入力端子からのクロックパルス
をカウントし、この出力が所定値になったことを検出回
路が検出すると、積算回路がデータの積算値及び桁上げ
を出力する。この積算値に対応する時間だけ遅延させて
プログラマブル遅延回路がクロックパルスに対して端数
付き倍数の周波数のパルスを発生する。シフト回路は、
クロックパルスに基づいてシフト動作を繰り返し、プリ
セッタブルカウンタに出力する。これをプリセッタブル
カウンタがカウントすることにより、プリセッタブルカ
ウンタに入力するクロックパルスの周波数は下げられ
る。シフト回路は、積算回路からの桁上げ信号を受け
て、シフト動作を所定時間休む。

【０００７】

【実施例】つぎに、この発明の実施例の構成を図１に示
す。図１の５はシフト回路であり、他は、図６と同様で
ある。プリセッタブルカウンタ１はシフト回路５の出力
信号を計数する。

【０００８】シフト回路５は、検出回路２の検出信号２
Ａを受けてデータ入力端子１２からの設定データがセッ
トされ、入力端子１１からのクロックパルスによりシフ
ト動作を行う。また、積算回路３の桁上げ信号３Ｂを受
けて、桁上げがあったときにシフト動作を１クロック休
む動作をする。

【０００９】プリセッタブルカウンタ１は、検出回路２
の検出信号２Ａを受けてデータ入力端子１４からの設定
データがセットされ、シフト回路５のシフト出力５Ａを
受けてクロックをダウンカウントする。入力端子１３
は、プリセッタブルカウンタ１のデータセットタイミン
グであり、入力端子１１の信号と同じものである。

【００１０】検出回路２は、シフト回路５の出力５Ｂと
プリセッタブルカウンタ１の出力１Ａを受けて、各出力
が特定値になったことを検出したら、検出信号２Ａを出
力する。

【００１１】積算回路３は、検出回路２の検出信号２Ａ
に同期して、データ入力端子１５に入力されたデータを
積算して、積算値を信号３Ａ、桁上げを信号３Ｂとして
出力する。

【００１２】プログラマブル遅延回路４は、検出回路２
の検出信号２Ａを、積算回路３の積算出力３Ａに対応し
た時間だけ遅延させて、出力端子１６から検出信号２Ａ
を出力する。なお、図１で、データ入力端子１２・１４
・１５からの信号は複数の入力端子を持つ。また、出力
信号１Ａ・５Ｂは、回路の組み方により信号本数は任意
にとることができる。

【００１３】次に、シフト回路５の構成例を図２に示
す。図２で、検出回路２からの検出信号２Ａは、シフト
レジスタ６へデータ入力端子１２で受けたデータをロー
ドするためのロード信号ＬＤとして使用され、シフトレ
ジスタ６に初期値を与える。この初期値は、通常バイナ
リコードをデコードしたかたちで入力端子１２から入力
される。ここでは、バイナリコードが２ビットの例を示
している。例えばバイナリコード「１１」（１０進数で
は３）は、 Ｄ３，Ｄ２，Ｄ１，Ｄ０ ＝ １，０，０，０ がシフトレジスタ６へ入力される。

【００１４】この実施例の回路においては、シフトレジ
スタ６のデータ入力はＤ２，Ｄ１，Ｄ０，Ｄ３の順に並
べられており、この順序がそのままシフトレジスタ出力
Ｑ２，Ｑ１，Ｑ０，Ｑ３の順に対応している。このた
め、シフト回路５のシフト出力５Ａが「１」に立ち上が
った時点を、次のプリセッタブルカウンタ１がダウンカ
ウントするタイミングとすることができる。また、シフ
ト出力５Ａはシフトレジスタ６のシリアル入力ＳＩへフ
ィードバックされており、シフトクロック５Ｃにより繰
り返してＱ２から順次Ｑ１，Ｑ０，Ｑ３へと「１」をシ
フトしていく。

【００１５】シフトクロック５Ｃは、シフトレジスタ６
のシフト用クロックである。すなわち、シフトクロック
５Ｃはフリップフロップ７において、積算回路３の桁上
げ出力３Ｂを入力端子１１のクロック信号ＣＫでラッチ
し、このときの出力と入力端子１１のクロックとの論理
和をＯＲゲート８にて出力したものである。したがっ
て、シフトクロック５Ｃは、桁上げ出力３Ｂが「０」の
とき、入力端子１１のクロックＣＫと同じ信号となる一
方、桁上げ出力３Ｂが「１」のとき、入力端子１１のク
ロックＣＫをＯＲゲート８でクロックの１周期の間
「１」のままとする。これによって、桁上げ出力３Ｂが
「１」のとき、シフトレジスタ６のシフト動作を１回止
めることができる。

【００１６】この発明の実施例では、Ｑ１をシフト回路
５の出力として検出回路２へ出力している。これは検出
回路２で、シフト回路５がシフト状態「０」（Ｑ０＝
「１」の状態を示す）の１クロック前のタイミングで検
出信号２Ａを出せるようにしたものである。

【００１７】次に、プリセッタブルカウンタ１の実施例
の構成を図３に示す。図３で、フリップフロップ１０の
信号１Ｂは、データ入力端子１４のデータをダウンカウ
ンタ９へロードするためのロードクロックＬＣＫであ
る。データ入力端子１４は、通常バイナリコードでデー
タを入力する。この発明の実施例では、４ビットのバイ
ナリコードのデータを扱っている。ロードクロック１Ｂ
は、検出回路２の検出信号２Ａを入力端子１３のクロッ
ク信号でラッチしたものである。すなわち、入力端子１
３のクロック信号を入力端子１１のクロック信号と同じ
ものとすることにより、シフト回路５のシフト出力５Ａ
とロードクロック１Ｂとの同期がとれるようにしてい
る。

【００１８】ロードクロック１Ｂでロードされたデータ
は、シフト出力５Ａが入力されることにより、ダウンカ
ウントされる。ダウンカウンタ９の状態を表す出力Ｑ
０，Ｑ１，Ｑ２，Ｑ３は、プリセッタブルカウンタ１の
出力１Ａとして、検出回路２へ入力される。検出回路２
はこの出力１Ａが「０」の状態でかつ、シフト回路５の
出力５Ｂが「１」の状態のとき、検出信号２Ａを出力す
る。

【００１９】次に、図１の動作例を図４のタイムチャー
トに示す。図４において、クロック信号は、入力端子１
１と入力端子１３に入力される信号を表す。実施例では
クロック周期を１０ｎｓとしている。データ入力値は、
出力端子１６へ出力すべきパルスの周期をクロック信号
周期（１０ｎｓ）で正規化した値を示している。このデ
ータ入力値は、データ入力端子１２・１４・１５に夫々
対応したデータに分けて入力される。この例では、デー
タ入力値をバイナリ表現した場合の１の位と１０の位を
デコードした値を入力端子１２へ入力し、１００の位以
上をバイナリデータで入力端子１４に入力し、小数点以
下の値をデータ入力端子１５へ入力する。図４ではデー
タ入力値「６」と「１０」（１０進表現）が順次入力さ
れた場合を示しており各入力端子に入力されるデータを
下記に示す。

【００２０】 データ入力値 （６） （１０） データ入力端子１４ １０００（４） ０１００（８） データ入力端子１２ １０００（２） １０００（２） データ入力端子１５ ０（０） ０（０） かっこ内の数字はデータを重みずけして１０進で表記し
たものであり、１０００等の表記は図２・図３の各デー
タ入力端子の信号を図の左から順番に論理値で表記した
ものである。

【００２１】図４のプリセッタブルカウンタ１の状態、
シフト回路５の状態、積算回路３の状態は、各回路の計
数状態を１０進数で表記したものである。

【００２２】図４で、プリセッタブルカウンタ１の状態
が「０」で、シフト回路５の状態が「１」のとき、検出
回路２は検出信号２Ａに「１」を送出する。検出信号２
Ａはプログラマブル遅延回路４で積算回路３の積算出力
３Ａに対応した遅延時間０ｎｓだけ遅延して、出力端子
１６を通して第１回目のパルスとして出力される。ま
た、検出信号２Ａはシフト回路５、プリセッタブルカウ
ンタ１、積算回路３にそれぞれ入力され、シフト回路
５、プリセッタブルカウンタ１ではデータ入力値のロー
ド動作が行われ、積算回路３では積算動作が行われる。
このとき、プリセッタブルカウンタ１では、ロードクロ
ック１Ｂによりデータがロードされる。

【００２３】この結果、プリセッタブルカウンタ１の状
態は「１」、シフト回路５の状態は「２」、積算回路３
の状態は「０」となる。次に、シフト回路５はシフト動
作をして、シフト回路５の状態は「２」、「１」、
「０」、「３」と移り変ってゆく。シフト回路５の状態
が「３」となったとき、シフト出力５Ａは「１」とな
る。

【００２４】プリセッタブルカウンタ１はシフト出力５
Ａによりダウンカウント動作を行い、プリセッタブルカ
ウンタ１の状態は「１」から「０」に変わる。次にシフ
ト回路５は続いてシフト動作を行い、シフト回路５の状
態は「２」、「１」と変化する。このとき再びプリセッ
タブルカウンタ１の状態が「０」で、シフト回路５の状
態が「１」となり、検出回路２は検出信号２Ａを出力す
る。

【００２５】検出信号２Ａは、プログラマブル遅延回路
４で先と同様にして遅延し出力端子１６を通して第２回
目のパルスとして出力される。従って、先の第１回目の
パルスと第２回目のパルスの間隔は６０ｎｓとなりデー
タ入力値に従った値となる。以下同様にデータ入力値
「１０」（１０進数表記）が加えられて、次に１００ｎ
ｓの間隔でパルスを発生する。このようにしてプリセッ
タブルカウンタ１は、シフト回路５のシフト出力５Ａの
発生するときのみカウントすれば良く、カウント周波数
を下げることができる。

【００２６】次にこの発明の実施例のパルス発生装置の
他の動作例を図５のタイムチャートにより説明する。こ
の動作例では、データ入力値が小数点以下の数値を含む
場合を示している。

【００２７】図５においては、まずデータ入力値として
「１０．２５」が入力されている。検出信号２Ａによ
り、プリセッタブルカウンタ１にはデータ入力値の
「８」に対応する１０進数表記の「２」がロードされ、
シフト回路５にはデータ入力値の「２」に対応する１０
進数表記の「２」がロードされる。積算回路３にはデー
タ入力値の「０．２５」に対応する値が積算される。こ
のとき、積算出力３Ａは、次回の検出信号２Ａを遅延さ
せるために、プログラマブル遅延回路４で使われる。

【００２８】従って、この例では、１回目の検出信号２
Ａはプログラマブル遅延回路４で遅延時間０ｎｓだけ遅
延して出力端子１６を通して出力される。次にクロック
信号を受けてシフト回路５が動作し、シフト出力５Ａに
よりプリセッタブルカウンタ１がダウンカウントする。
シフト回路５の状態が「１」でプリセッタブルカウンタ
１の状態が「０」となったとき、検出回路２が２回目の
検出信号２Ａを出力する。この検出信号２Ａはプログラ
マブル遅延回路４で２．５ｎｓ遅延して出力端子１６へ
出力される。従って、出力端子１６での１回目の出力パ
ルスと２回目の出力パルスの間隔は１０２．５ｎｓとな
る。

【００２９】次に検出信号２Ａにより、２回目のデータ
入力値２．５が入力されて、シフト回路５の状態は
「２」、プリセッタブルカウンタ１状態は「０」、積算
回路３状態は「０．７５」となる。クロック信号により
続いてシフト回路５が動作し、シフト状態が「１」でカ
ウンタ状態が「０」のとき、３回目の検出信号２Ａが出
力される。この検出信号２Ａは、プログラマブル遅延回
路４にて積算回路の出力値「０．７５」に相当する７．
５ｎｓだけ遅延して第３回目のパルスとして出力端子１
６へ出力される。従って、第２回目と第３回目の出力端
子１６のパルス間隔は２５ｎｓとなる。

【００３０】次に第３回目の検出信号２Ａにより、第３
回目のデータ入力値「８．７５」が入力されて、シフト
回路５の状態は「０」、プリセッタブルカウンタ１の状
態は「２」、積算回路３の状態は桁上げと積算値「０．
５」となる。このとき、積算回路３の出力３Ｂに桁上げ
出力が出力され、シフト回路５のシフトクロック５Ｃ
は、２個のクロックが１つにつながり、シフトクロック
が１個無くなったのと同じ状態となる。このため、シフ
ト回路５は１クロック分遅れて動作し、データ入力値
「８」に対して「９」が入力されたのと等価な状態にな
る。従って、第４回目の検出信号２Ａはクロック信号１
個分遅れ、かつプログラマブル遅延回路４で０．５ｎｓ
遅延する。この結果、出力端子１６での第３回目のパル
スと第４回目のパルスの間隔は次式のように、 ９０ｎｓ − ７．５ｎｓ ＋ ０．５ｎｓ ＝ ８７．５ｎｓ となり、データ入力値に対応した値となる。なお、上記
のクロック信号より小さな分解能でパルスを発生する場
合には、特公昭６３−９６８６号と同様に行えばよい。

【００３１】

【発明の効果】この発明によれば、プリセッタブルカウ
ンタの動作周波数を基本となるクロック周波数より下げ
ることができるので、複雑なカウンタ回路を高い周波数
で動作させる必要はなく、適正な周波数を細かな分解能
で設定することができる。

【図面の簡単な説明】

【図１】この発明によるパルス発生装置の構成図であ
る。

【図２】シフト回路の回路図である。

【図３】プリセッタブルカウンタの回路図である。

【図４】パルス発生装置の各部のタイムチャートであ
る。

【図５】他の動作例を示すタイムチャートである。

【図６】従来のパルス発生装置の構成図である。

【図７】従来のパルス発生装置の各部のタイムチャート
である。

【符号の説明】

１ プリセッタブルカウンタ １Ａ カウント出力信号 １Ｂ ロードクロック信号 ２ 検出回路 ２Ａ 検出出力信号 ３ 積算回路 ３Ａ 積算出力信号 ３Ｂ 桁上げ出力信号 ４ プログラマブル遅延回路 ５ シフト回路 ５Ａ・５Ｂ シフト回路出力信号 ５Ｃ シフトクロック信号 １１・１３ クロック入力端子 １２・１４・１５ データ入力端子 １６ 出力端子

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１のデータ入力端子(12)によりデータ
   を設定し、入力端子(11)からのクロックパルスによりシ
   フト動作を行うシフト回路(5) と、 第２のデータ入力端子(14)によりデータを設定し、シフ
   ト回路(5) の出力によりダウンカウントするプリセッタ
   ブルカウンタ(1) と、 シフト回路(5) の出力とプリセッタブルカウンタ(1) の
   出力を入力とし、各出力が特定値になるとパルスを出力
   し、シフト回路(5) とプリセッタブルカウンタ(1) に入
   力させる検出回路(2) と、 第３のデータ入力端子(15)にデータを入力し、検出回路
   (2) の出力に同期してデータを積算し、積算値を出力す
   るとともに積算結果による桁上げ信号をシフト回路(5)
   に出力して、シフト回路(5) のシフト動作を中断させる
   積算回路(3) と、 検出回路(2) の出力を入力し、積算回路(3) の積算出力
   (3A)に対応して遅延させるプログラマブル遅延回路(4)
   を備え、 前記クロックパルスから、端数つき倍数の出力を取り出
   すことを特徴とするパルス発生器。