JPH04213834A - バイポーラ集積回路の製造方法 - Google Patents
バイポーラ集積回路の製造方法Info
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- JPH04213834A JPH04213834A JP2401231A JP40123190A JPH04213834A JP H04213834 A JPH04213834 A JP H04213834A JP 2401231 A JP2401231 A JP 2401231A JP 40123190 A JP40123190 A JP 40123190A JP H04213834 A JPH04213834 A JP H04213834A
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- Japan
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- silicon layer
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- polycrystalline silicon
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- polycrystal silicon
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- Pending
Links
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【０００１】
【産業上の利用分野】本発明は、バイポーラ集積回路の
製造方法に関し、特に不純物を導入した多結晶シリコン
を拡散源とするエミッタ構造を有するバイポーラトラン
ジスタを含むバイポーラ集積回路の製造方法に関する。
製造方法に関し、特に不純物を導入した多結晶シリコン
を拡散源とするエミッタ構造を有するバイポーラトラン
ジスタを含むバイポーラ集積回路の製造方法に関する。
【０００２】
【従来の技術】従来のバイポーラトランジスタの製造方
法を図面を用いて説明する。図２（ａ）乃至（ｃ）は従
来の不純物を導入した多結晶シリコンを拡散源とするエ
ミッタ構造を持つＮＰＮトランジスタの製造方法を説明
するための工程順に示した半導体チップの断面図である
。
法を図面を用いて説明する。図２（ａ）乃至（ｃ）は従
来の不純物を導入した多結晶シリコンを拡散源とするエ
ミッタ構造を持つＮＰＮトランジスタの製造方法を説明
するための工程順に示した半導体チップの断面図である
。
【０００３】まず図２（ａ）に示すように、Ｐ型シリコ
ン基板１に高濃度のＮ型埋込み層２と低濃度のＮ型エピ
タキシャル層３を形成する。次でイオン注入法等により
低濃度のＰ型ベース拡散層４を形成する。次に全面に第
１酸化膜５を形成しコンタクト孔を形成したのち、多結
晶シリコン層６を形成する。次で多結晶シリコン層６を
パターニングしたのち多結晶シリコン層６上にフォトレ
ジスト膜１０を塗布しパターニングする。次いで、この
フォトレジスト膜１０をマスクにしてヒ素イオン９のイ
オン注入を行い、多結晶シリコン層６にヒ素の導入を行
う。
ン基板１に高濃度のＮ型埋込み層２と低濃度のＮ型エピ
タキシャル層３を形成する。次でイオン注入法等により
低濃度のＰ型ベース拡散層４を形成する。次に全面に第
１酸化膜５を形成しコンタクト孔を形成したのち、多結
晶シリコン層６を形成する。次で多結晶シリコン層６を
パターニングしたのち多結晶シリコン層６上にフォトレ
ジスト膜１０を塗布しパターニングする。次いで、この
フォトレジスト膜１０をマスクにしてヒ素イオン９のイ
オン注入を行い、多結晶シリコン層６にヒ素の導入を行
う。
【０００４】次に、図２（ｂ）に示すように、フォトレ
ジスト膜１０の除去を行った後、拡散炉にてヒ素の押込
みを行い、高濃度のＮ型エミッタ拡散層７を形成する。 最後に図２（ｃ）に示すように第１酸化膜５および多結
晶シリコン層６上にＣＶＤ法にて第２酸化膜８を形成し
、一般的なリソグラフィー技術を用いてコンタクト孔を
形成し、さらにコンタクト孔上に、アルミ電極１１を形
成する。その後熱処理を行うことで多結晶シリコン層６
とアルミ電極１１の共晶化を図ることにより、ＮＰＮト
ランジスタが形成される。
ジスト膜１０の除去を行った後、拡散炉にてヒ素の押込
みを行い、高濃度のＮ型エミッタ拡散層７を形成する。 最後に図２（ｃ）に示すように第１酸化膜５および多結
晶シリコン層６上にＣＶＤ法にて第２酸化膜８を形成し
、一般的なリソグラフィー技術を用いてコンタクト孔を
形成し、さらにコンタクト孔上に、アルミ電極１１を形
成する。その後熱処理を行うことで多結晶シリコン層６
とアルミ電極１１の共晶化を図ることにより、ＮＰＮト
ランジスタが形成される。
【０００５】
【発明が解決しようとする課題】この従来のＮＰＮトラ
ンジスタのエミッタの形成方法では、極浅い高濃度のＮ
型エミッタ拡散層７を形成する場合に、イオン注入する
ヒ素イオン９の濃度を低く押さえるため、ヒ素を押込ん
だ後に多結晶シリコン層６の不純物濃度が低下する現象
が発生し、最終工程の４００〜５００℃の熱処理によっ
て多結晶シリコン層６がアルミ電極１１に吸い出され、
同時にアルミが多結晶シリコン層６に進入し、ＮＰＮト
ランジスタの電流増幅率に大きな影響を与えるＮ型エミ
ッタ拡散層７と多結晶シリコン層の界面の自然酸化膜を
破壊するため、ベース電流が増加し、電流増幅率ｈＦＥ
が低下するという問題点があった。
ンジスタのエミッタの形成方法では、極浅い高濃度のＮ
型エミッタ拡散層７を形成する場合に、イオン注入する
ヒ素イオン９の濃度を低く押さえるため、ヒ素を押込ん
だ後に多結晶シリコン層６の不純物濃度が低下する現象
が発生し、最終工程の４００〜５００℃の熱処理によっ
て多結晶シリコン層６がアルミ電極１１に吸い出され、
同時にアルミが多結晶シリコン層６に進入し、ＮＰＮト
ランジスタの電流増幅率に大きな影響を与えるＮ型エミ
ッタ拡散層７と多結晶シリコン層の界面の自然酸化膜を
破壊するため、ベース電流が増加し、電流増幅率ｈＦＥ
が低下するという問題点があった。
【０００６】
【課題を解決するための手段】本発明のバイポーラ集積
回路の製造方法は、ベース領域上に形成されかつ不純物
が導入された多結晶シリコン層を拡散源とし、熱処理し
て前記ベース領域中にエミッタ領域を形成するバイポー
ラ集積回路の製造方法において、前記エミッタ領域を形
成した後、再度前記多結晶シリコン層中に不純物を導入
するものである。
回路の製造方法は、ベース領域上に形成されかつ不純物
が導入された多結晶シリコン層を拡散源とし、熱処理し
て前記ベース領域中にエミッタ領域を形成するバイポー
ラ集積回路の製造方法において、前記エミッタ領域を形
成した後、再度前記多結晶シリコン層中に不純物を導入
するものである。
【０００７】
【実施例】以下、本発明の実施例について図面を参照し
て具体的に説明する。図１（ａ）乃至（ｃ）は本発明の
一実施例を説明するための工程順に示した半導体チップ
の断面図である。
て具体的に説明する。図１（ａ）乃至（ｃ）は本発明の
一実施例を説明するための工程順に示した半導体チップ
の断面図である。
【０００８】まず図１（ａ）に示すように、従来と同様
の操作によりＰ型シリコン基板１上に高濃度のＮ型埋込
み層２と低濃度のＮ型エピタキシャル層３を形成する。 次でこのＮ型エピタキシャル層に低濃度のＰ型ベース拡
散層４を形成したのち全面に第１酸化膜５を形成する。 次で第１酸化膜５にコンタクト孔を形成したのち多結晶
シリコン膜６を形成しパターニングする。次でコンタク
ト孔上に開口部を有するフォトレジスト膜１０をマスク
としヒ素イオン９を、例えば７０ｋｅＶ，１平方センチ
メートル当り１０の１５乗の５倍程度のドーズ量で多結
晶シリコン層６にイオン注入する。
の操作によりＰ型シリコン基板１上に高濃度のＮ型埋込
み層２と低濃度のＮ型エピタキシャル層３を形成する。 次でこのＮ型エピタキシャル層に低濃度のＰ型ベース拡
散層４を形成したのち全面に第１酸化膜５を形成する。 次で第１酸化膜５にコンタクト孔を形成したのち多結晶
シリコン膜６を形成しパターニングする。次でコンタク
ト孔上に開口部を有するフォトレジスト膜１０をマスク
としヒ素イオン９を、例えば７０ｋｅＶ，１平方センチ
メートル当り１０の１５乗の５倍程度のドーズ量で多結
晶シリコン層６にイオン注入する。
【０００９】次に、図１（ｂ）に示すように、フォトレ
ジスト膜１０の除去を行った後、拡散炉にて、例えば９
７０℃の窒素雰囲気で２０分の熱処理を行い、高濃度の
Ｎ型エミッタ拡散層７を形成する。
ジスト膜１０の除去を行った後、拡散炉にて、例えば９
７０℃の窒素雰囲気で２０分の熱処理を行い、高濃度の
Ｎ型エミッタ拡散層７を形成する。
【００１０】次に、図１（ｃ）に示すように、第１酸化
膜５および多結晶シリコン層６上にＣＶＤ法にて第２酸
化膜８を形成し、周知のリソグラフィー技術を用いて、
コンタクト孔を形成し、さらにフォトレジスト膜１０Ａ
を塗布し、多結晶シリコン膜６上のみを開孔するように
パターニングを行なう。次でフォトレジスト膜１０Ａを
マスクに再度多結晶シリコン層６にヒ素を、例えば５０
ｋｅＶ，１平方センチメートル当り１０の１５乗の７倍
程のドーズ量でイオン注入を行なう。
膜５および多結晶シリコン層６上にＣＶＤ法にて第２酸
化膜８を形成し、周知のリソグラフィー技術を用いて、
コンタクト孔を形成し、さらにフォトレジスト膜１０Ａ
を塗布し、多結晶シリコン膜６上のみを開孔するように
パターニングを行なう。次でフォトレジスト膜１０Ａを
マスクに再度多結晶シリコン層６にヒ素を、例えば５０
ｋｅＶ，１平方センチメートル当り１０の１５乗の７倍
程のドーズ量でイオン注入を行なう。
【００１１】以下、ヒ素イオン注入のマスクに使用した
フォトレジスト膜１０Ａを除去し、例えば９００℃の窒
素雰囲気で１０分の熱処理を加えることでアニーリング
を行なう。最終に多結晶シリコン層６上にアルミ電極を
形成した後、４１５℃窒素雰囲気で３０分の熱処理を行
いＮＰＮトランジスタを形成する。
フォトレジスト膜１０Ａを除去し、例えば９００℃の窒
素雰囲気で１０分の熱処理を加えることでアニーリング
を行なう。最終に多結晶シリコン層６上にアルミ電極を
形成した後、４１５℃窒素雰囲気で３０分の熱処理を行
いＮＰＮトランジスタを形成する。
【００１２】このように本実施例によって形成されたＮ
ＰＮトランジスタは、多結晶シリコン層６が高濃度の不
純物を含むため、多結晶シリコン層６へのアルミの進入
が起こりにくく、電流増幅率の低下が発生しにくいもの
となる。
ＰＮトランジスタは、多結晶シリコン層６が高濃度の不
純物を含むため、多結晶シリコン層６へのアルミの進入
が起こりにくく、電流増幅率の低下が発生しにくいもの
となる。
【００１３】
【発明の効果】以上、説明したように本発明によれば、
Ｎ型エミッタ拡散層を形成した後に多結晶シリコン層に
再度不純物をイオン注入することにより、電極に使用す
るアルミがこの多結晶シリコン層へ進入することを防ぐ
ことができるため、バイポーラトランジスタの電流増幅
率の低下を防止できるという効果を有する。
Ｎ型エミッタ拡散層を形成した後に多結晶シリコン層に
再度不純物をイオン注入することにより、電極に使用す
るアルミがこの多結晶シリコン層へ進入することを防ぐ
ことができるため、バイポーラトランジスタの電流増幅
率の低下を防止できるという効果を有する。
【図１】本発明の一実施例を説明するための工程順に示
した半導体チップの断面図である。
した半導体チップの断面図である。
【図２】従来のＮＰＮトランジスタの形成方法を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
１ Ｐ型シリコン基板
２ Ｎ型埋込み層
３ Ｎ型エピタキシャル層
４ Ｐ型ベース拡散層
５ 第１酸化膜
６ 多結晶シリコン層
７ Ｎ型エミッタ拡散層
８ 第２酸化膜
９ ヒ素イオン
１０，１０Ａ フォトレジスト膜１１ ア
ルミ電極
ルミ電極
Claims (1)
- 【請求項１】 ベース領域上に形成されかつ不純物が
導入された多結晶シリコン層を拡散源とし、熱処理して
前記ベース領域中にエミッタ領域を形成するバイポーラ
集積回路の製造方法において、前記エミッタ領域を形成
した後、再度前記多結晶シリコン層中に不純物を導入す
ることを特徴とするバイポーラ集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401231A JPH04213834A (ja) | 1990-12-11 | 1990-12-11 | バイポーラ集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401231A JPH04213834A (ja) | 1990-12-11 | 1990-12-11 | バイポーラ集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04213834A true JPH04213834A (ja) | 1992-08-04 |
Family
ID=18511075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2401231A Pending JPH04213834A (ja) | 1990-12-11 | 1990-12-11 | バイポーラ集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04213834A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6190911B1 (en) * | 1993-03-17 | 2001-02-20 | Canon Kabushiki Kaisha | Semiconductor device and fabrication method thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03280548A (ja) * | 1990-03-29 | 1991-12-11 | Nec Corp | Ｎｐｎトランジスタの製造方法 |
-
1990
- 1990-12-11 JP JP2401231A patent/JPH04213834A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03280548A (ja) * | 1990-03-29 | 1991-12-11 | Nec Corp | Ｎｐｎトランジスタの製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6190911B1 (en) * | 1993-03-17 | 2001-02-20 | Canon Kabushiki Kaisha | Semiconductor device and fabrication method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970212 |