JPS605561A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS605561A JPS605561A JP58112887A JP11288783A JPS605561A JP S605561 A JPS605561 A JP S605561A JP 58112887 A JP58112887 A JP 58112887A JP 11288783 A JP11288783 A JP 11288783A JP S605561 A JPS605561 A JP S605561A
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- JP
- Japan
- Prior art keywords
- region
- impurity
- film
- base
- emitter
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は半導体装置の製造方法に間し、より詳細には、
バーチカルＮＰＮ１〜ランジスタ等の製造に適用し得る
不純物注入方法に間するものである。
バーチカルＮＰＮ１〜ランジスタ等の製造に適用し得る
不純物注入方法に間するものである。
従来技術
従来、半導体装置の製造に於いて、選択的に不純物を注
入する場合には、例えば基板表面に３ｉｏ２１！を成長
させ、フォトリソグラフィ技術を用いて表面の５ｉＯｚ
膜をパターン形成した後不糺物拡散を行なって、Ｓ！０
ｚｌｌ？、の除去されている部分のみに不純物を拡散さ
せるという方法が一般的であり、この場合はフォトレジ
ストのマスクが必要である。
入する場合には、例えば基板表面に３ｉｏ２１！を成長
させ、フォトリソグラフィ技術を用いて表面の５ｉＯｚ
膜をパターン形成した後不糺物拡散を行なって、Ｓ！０
ｚｌｌ？、の除去されている部分のみに不純物を拡散さ
せるという方法が一般的であり、この場合はフォトレジ
ストのマスクが必要である。
目 的
本発明は、特別のマスクを使用する事なく選択的に不純
物を注入する方法を提供し、半導体装置の製造工程を簡
略化する事を目的とする。
物を注入する方法を提供し、半導体装置の製造工程を簡
略化する事を目的とする。
乱−え
本発明の方法を第１図に示すバーチカルＮＰＮトランジ
スタ１の製造工程に適用した場合について説明する。バ
ーチカルＮＰＮＩ−ランジスタに於いては、良好な電流
増幅率（ｈＦＥ）を１ワる為に、通常ベース（Ｐ＋形）
領域２はエミッタ（Ｎ十形）領域３よりも１桁以上低い
濃度に制御しである。
スタ１の製造工程に適用した場合について説明する。バ
ーチカルＮＰＮＩ−ランジスタに於いては、良好な電流
増幅率（ｈＦＥ）を１ワる為に、通常ベース（Ｐ＋形）
領域２はエミッタ（Ｎ十形）領域３よりも１桁以上低い
濃度に制御しである。
しかし、不純物濃度が低い場合、配線となる金属（通常
アルミニウム）とのオーミック接続をとるのが困難であ
る。その為ベース（Ｐ＋形）領域２の金属９とのコンタ
クトホール２ａ部分のみ不純物としてボロンを注入し、
濃度を高くする事が必要である。第１図、第２図を参照
して製造工程を説明する。まず、公知の半導体製造技術
によりシリコン単結晶等のＰ形半導体基板１０に埋込層
５゜Ｎ形エピタキシャル層６を形成しアイソレーション
領域７（Ｐ＋形）により素子間を分離し、ベース（Ｐ＋
形）領域２とエミッタ（Ｎ十形）領域３及びコレクタ（
Ｎ十形）シンク領域４を夫々拡散する。次に、ベース領
域２．エミッタ領域３．コレクタシンク領域４の上に拡
散工程の間に形成された熱酸化膜を、公知のフォトリソ
グラフィ技術によりマスクを用いてパターニングし、コ
ンタクトホ−ル２ａ、３ａ、４ａを夫々形成する。その
後、通常の酸化工程を用いて５ｉ ０２等の酸化Ｍ！１
８を再成長させる。酸化膜８は不純物］Ｉこより成艮速
度が変わるから、濃度の１桁高０エミッタ（Ｎ十形）領
域３の方が、ベース（Ｐ＋形）領ｊ戊２に比べて厚い酸
化膜８を形成する。酸化工程後のベース領域２．エミッ
タ領域３の状態を第２図に示す。好適には、エミッタ領
域３の上の酸イヒ股８の膜厚βは約１，４００人、又ベ
ース領域２の上の酸化膜８の膜厚ｍは約８００人である
。
アルミニウム）とのオーミック接続をとるのが困難であ
る。その為ベース（Ｐ＋形）領域２の金属９とのコンタ
クトホール２ａ部分のみ不純物としてボロンを注入し、
濃度を高くする事が必要である。第１図、第２図を参照
して製造工程を説明する。まず、公知の半導体製造技術
によりシリコン単結晶等のＰ形半導体基板１０に埋込層
５゜Ｎ形エピタキシャル層６を形成しアイソレーション
領域７（Ｐ＋形）により素子間を分離し、ベース（Ｐ＋
形）領域２とエミッタ（Ｎ十形）領域３及びコレクタ（
Ｎ十形）シンク領域４を夫々拡散する。次に、ベース領
域２．エミッタ領域３．コレクタシンク領域４の上に拡
散工程の間に形成された熱酸化膜を、公知のフォトリソ
グラフィ技術によりマスクを用いてパターニングし、コ
ンタクトホ−ル２ａ、３ａ、４ａを夫々形成する。その
後、通常の酸化工程を用いて５ｉ ０２等の酸化Ｍ！１
８を再成長させる。酸化膜８は不純物］Ｉこより成艮速
度が変わるから、濃度の１桁高０エミッタ（Ｎ十形）領
域３の方が、ベース（Ｐ＋形）領ｊ戊２に比べて厚い酸
化膜８を形成する。酸化工程後のベース領域２．エミッ
タ領域３の状態を第２図に示す。好適には、エミッタ領
域３の上の酸イヒ股８の膜厚βは約１，４００人、又ベ
ース領域２の上の酸化膜８の膜厚ｍは約８００人である
。
酸化工程の後、公知のイオン注入法により全面にボロン
イオンを注入する。注入口はＩ Ｘ １０１５イオン数
／Ｃｍ” 、注入エネルギは３０ＫｅＶとするのが好適
である。尚、ボロンイオンの注入エネルギ及び注入量は
その他適宜の値を選択する事カニ可能であるが、幾つか
の異なった注入条件の下で注入を行なったところ、Ｐ十
領域及びＮ十領ｊ成の各々に於けるオーミックコンタク
ト特性は以下の表の如くであった。
イオンを注入する。注入口はＩ Ｘ １０１５イオン数
／Ｃｍ” 、注入エネルギは３０ＫｅＶとするのが好適
である。尚、ボロンイオンの注入エネルギ及び注入量は
その他適宜の値を選択する事カニ可能であるが、幾つか
の異なった注入条件の下で注入を行なったところ、Ｐ十
領域及びＮ十領ｊ成の各々に於けるオーミックコンタク
ト特性は以下の表の如くであった。
更に、活性化の為の熱処理工程を行なう。窒素雰囲気中
で１５分間の間約９００℃の温度まで加熱するとよい。
で１５分間の間約９００℃の温度まで加熱するとよい。
次に、マスクを用いて酸化ＩＦＪ８にコンタクトホール
２ａ 、３ａ’、４ａを開口し、配線用の金Ｒ９として
例えばアルミニウムを蒸着法やスパッタリングにて形成
し、パッシベーション膜（不図示）として例えばＰＳＧ
膜を全面に形成する。以上の工程により製造したバーチ
カルＮＰＮトランジスタ１に於いて、ベース領域２と金
属（アルミニウム）９との間には良好なオーミック接続
が得られた。又、イオン注入しない従来の方法により製
造されたものに比べて、ｈＦＥや耐圧の低下等、性能の
変化は見られなかった。これは、エミッタ領域３の上で
は１，４００人、又ベース領域２の上では８００人とい
う酸化１ｔ！厚の違いの為にエミッタくＮ十形）領域３
のコンタクトホール３ａ部分にはボロンがほとんど注入
されず、ベース（Ｐ＋形）領域２のコンタクトホール２
ａ部分にはボロンがかなり注入された為である。尚、エ
ミッタ領域の不純物濃度は約１０〜１０ 原子数／ａｍ
、’であり、ベース領域のそれは約１０ 原子数／ ｃ
ｍ’である。
２ａ 、３ａ’、４ａを開口し、配線用の金Ｒ９として
例えばアルミニウムを蒸着法やスパッタリングにて形成
し、パッシベーション膜（不図示）として例えばＰＳＧ
膜を全面に形成する。以上の工程により製造したバーチ
カルＮＰＮトランジスタ１に於いて、ベース領域２と金
属（アルミニウム）９との間には良好なオーミック接続
が得られた。又、イオン注入しない従来の方法により製
造されたものに比べて、ｈＦＥや耐圧の低下等、性能の
変化は見られなかった。これは、エミッタ領域３の上で
は１，４００人、又ベース領域２の上では８００人とい
う酸化１ｔ！厚の違いの為にエミッタくＮ十形）領域３
のコンタクトホール３ａ部分にはボロンがほとんど注入
されず、ベース（Ｐ＋形）領域２のコンタクトホール２
ａ部分にはボロンがかなり注入された為である。尚、エ
ミッタ領域の不純物濃度は約１０〜１０ 原子数／ａｍ
、’であり、ベース領域のそれは約１０ 原子数／ ｃ
ｍ’である。
次に、別の実施態様について説明する。前述の実施例と
同様に、バーチカルＮＰＮトランジスタの製造に於いて
各拡散領域を形成した後、拡散工程の間に形成された熱
酸化膜を公知のフォトリソグラフィ技術によりマスクを
用いてパターニングしく第３図参照）、ベース領域２及
びエミッタ領域３の表面を全て露出させる。ただし、マ
スクはベース領域２の拡散■稈で用いるマスクで良い。
同様に、バーチカルＮＰＮトランジスタの製造に於いて
各拡散領域を形成した後、拡散工程の間に形成された熱
酸化膜を公知のフォトリソグラフィ技術によりマスクを
用いてパターニングしく第３図参照）、ベース領域２及
びエミッタ領域３の表面を全て露出させる。ただし、マ
スクはベース領域２の拡散■稈で用いるマスクで良い。
その後酸化工程により酸化膜８を形成する。酸化工程後
のベース領域２．エミッタ領域３の状態を第４図に示す
。エミッタ領域３上の酸化膜の厚さρ′は１，４００人
、ベース領域２上の酸化膜の厚さｍ′は８００人とする
と良い。次にボロンイオンを注入する。注入量は１０”
〜１０１５イオン数／ｃ＋＋ｒ’注入エネルギは３０Ｋ
ｅＶとするのが好適である（第５図参照）。以後の工程
は、前述の実施例と同じであるので省略する。
のベース領域２．エミッタ領域３の状態を第４図に示す
。エミッタ領域３上の酸化膜の厚さρ′は１，４００人
、ベース領域２上の酸化膜の厚さｍ′は８００人とする
と良い。次にボロンイオンを注入する。注入量は１０”
〜１０１５イオン数／ｃ＋＋ｒ’注入エネルギは３０Ｋ
ｅＶとするのが好適である（第５図参照）。以後の工程
は、前述の実施例と同じであるので省略する。
エミッタ領域３とベース領域２の上の酸化膜厚の違いに
より、エミッタ領域３にはボロンがほとんど注入されず
、ベース領域２にはボロンがかなり注入される。本例に
於いては、ベース領域２と金属９の良好なオーミック接
続が得られるだけでなく、ベース領域２の全表面にボロ
ン注入している為、Ｉｃが低電流の時のｈＦＥが大幅に
改善される。本実施例により製造したバーチカルＮＰＮ
トランジスタのｈＦＥのＩｃ依存性Ａと従来の製造方法
によるものに於けるＩＩ Ｆ ＥのＩｃ依存性Ｂとの関
係を示すグラフを第６図に示ず。これは、バーチカルＮ
ＰＮトランジスタではＩｃが低電流の時の７’（ＦＥは
ベース領域の表面濃度が高い程良い為である。
より、エミッタ領域３にはボロンがほとんど注入されず
、ベース領域２にはボロンがかなり注入される。本例に
於いては、ベース領域２と金属９の良好なオーミック接
続が得られるだけでなく、ベース領域２の全表面にボロ
ン注入している為、Ｉｃが低電流の時のｈＦＥが大幅に
改善される。本実施例により製造したバーチカルＮＰＮ
トランジスタのｈＦＥのＩｃ依存性Ａと従来の製造方法
によるものに於けるＩＩ Ｆ ＥのＩｃ依存性Ｂとの関
係を示すグラフを第６図に示ず。これは、バーチカルＮ
ＰＮトランジスタではＩｃが低電流の時の７’（ＦＥは
ベース領域の表面濃度が高い程良い為である。
効 果
以上の如く、本発明により特別のマスクを使用すること
なぐ、選択的に不純物を注入する事が可能になり、その
結果マスクの枚数が１枚削減される。又マスク合わせの
工程もなくなるから製造工程が簡単になる。尚、本発明
は上述の実施例に限定されることなく、一般的にａ度の
異なる拡散領域を有する半導体装置に適用する事が可能
であり、種々の応用が考えられる事は勿論である。例え
ば、本発明はバイポーラトランジスタのみならずその他
のダイオード、ＭＯＳデバイス等の製造方法に於いて適
切なコンタクトを取る為に応用可能である。又、イオン
注入用原子は前述した実施例の如くボロンのみに限られ
るものではなく、Ｍ板肉に拡散させた不純物の種類に応
じ適宜の不純物を選択して使用する事が可能である。
なぐ、選択的に不純物を注入する事が可能になり、その
結果マスクの枚数が１枚削減される。又マスク合わせの
工程もなくなるから製造工程が簡単になる。尚、本発明
は上述の実施例に限定されることなく、一般的にａ度の
異なる拡散領域を有する半導体装置に適用する事が可能
であり、種々の応用が考えられる事は勿論である。例え
ば、本発明はバイポーラトランジスタのみならずその他
のダイオード、ＭＯＳデバイス等の製造方法に於いて適
切なコンタクトを取る為に応用可能である。又、イオン
注入用原子は前述した実施例の如くボロンのみに限られ
るものではなく、Ｍ板肉に拡散させた不純物の種類に応
じ適宜の不純物を選択して使用する事が可能である。
第１図はバーチカルＮＰＮ）−ランジスタ１のＦｌｉ面
図、第２図は本発明の製造方法の実施例に於ける酸化工
程後の状態を示す断面図、第３図は本発明の別の実施例
に於ける配化■稈前の断面図、第４図は第３図の酸化工
程後の断面図、第５図は第４図のイオン注入工程の状態
を示ず断面図、Ｍ６図は本発明の実施例に於ける効果と
してｈＦＥが改善される事を示すグラフ図である。 （符号の説明） １： バーチカルＮ Ｐ Ｎ ＋ヘランジスタ２： ベ
ース（Ｐ十形）領１代 ３： エミッタ（Ｎ＋形）領ｊ或 ４： コレクタシンク（Ｎ＋） ５： 埋込層 ６： Ｎ形エピタキシャル層 ７： アイソレーション（Ｐ十形）領域８二 酸化膜 ９： 金属 ２ａ、３ａ、４ａ ： コンタクトボール特許出願人
株式゛会社 リ コ −
図、第２図は本発明の製造方法の実施例に於ける酸化工
程後の状態を示す断面図、第３図は本発明の別の実施例
に於ける配化■稈前の断面図、第４図は第３図の酸化工
程後の断面図、第５図は第４図のイオン注入工程の状態
を示ず断面図、Ｍ６図は本発明の実施例に於ける効果と
してｈＦＥが改善される事を示すグラフ図である。 （符号の説明） １： バーチカルＮ Ｐ Ｎ ＋ヘランジスタ２： ベ
ース（Ｐ十形）領１代 ３： エミッタ（Ｎ＋形）領ｊ或 ４： コレクタシンク（Ｎ＋） ５： 埋込層 ６： Ｎ形エピタキシャル層 ７： アイソレーション（Ｐ十形）領域８二 酸化膜 ９： 金属 ２ａ、３ａ、４ａ ： コンタクトボール特許出願人
株式゛会社 リ コ −
Claims (1)
- 【特許請求の範囲】 １、半導体基板に濃度の異なる少くとも２つの不純物拡
散領域を形成する工程と、前記拡散領域を同時に酸化し
て各領域上に不純物濃度に応じ淳さの異なる酸化膜を形
成する工程と、前記酸化膜の厚さの差を利用し所定の不
純物原子を所望の前記不純物拡散領域内にイオン注入す
る工程とを有する事を特徴とする半導体装置の製造方法
。 ２、上記第１項に於いて、前記半導体装置がバイポーラ
トランジスタを有しており、前記少くとも２つの不純物
拡散領域は互いに導電型の異なる前記バイポーラトラン
ジスタのエミッタ及びベースを夫々形成する拡散領域を
有しており、前記イオン注入すべき所定の不純物原子は
前記ベースと同一の導電型である事を特徴とする方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112887A JPS605561A (ja) | 1983-06-24 | 1983-06-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112887A JPS605561A (ja) | 1983-06-24 | 1983-06-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS605561A true JPS605561A (ja) | 1985-01-12 |
Family
ID=14598001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58112887A Pending JPS605561A (ja) | 1983-06-24 | 1983-06-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605561A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6451645B1 (en) | 2000-07-12 | 2002-09-17 | Denso Corp | Method for manufacturing semiconductor device with power semiconductor element and diode |
-
1983
- 1983-06-24 JP JP58112887A patent/JPS605561A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6451645B1 (en) | 2000-07-12 | 2002-09-17 | Denso Corp | Method for manufacturing semiconductor device with power semiconductor element and diode |
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