JPS63104367A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63104367A JPS63104367A JP61250504A JP25050486A JPS63104367A JP S63104367 A JPS63104367 A JP S63104367A JP 61250504 A JP61250504 A JP 61250504A JP 25050486 A JP25050486 A JP 25050486A JP S63104367 A JPS63104367 A JP S63104367A
- Authority
- JP
- Japan
- Prior art keywords
- polysilicon
- oxide film
- emitter
- resist
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に高速トラ
ンジスターと高利得トランジスターを同時に形成するバ
イポーラＩＣの製造方法に関するものである。
ンジスターと高利得トランジスターを同時に形成するバ
イポーラＩＣの製造方法に関するものである。
従来、この種の高利得トランジスタと通常のトランジス
タを同時につくるには、高利得トランジスタのベースを
浅くシ、ベース巾を狭くして作っていた。
タを同時につくるには、高利得トランジスタのベースを
浅くシ、ベース巾を狭くして作っていた。
従来、高速バイポーラＩＣにおいては、ベース浅く形成
しているため、同時に高利得のトランジスタを作るには
、さらにペース巾を狭くするしかなく、高利得トランジ
スタの耐圧低下がさけられない欠点がある。
しているため、同時に高利得のトランジスタを作るには
、さらにペース巾を狭くするしかなく、高利得トランジ
スタの耐圧低下がさけられない欠点がある。
本発明は、高速トランジスタのエミッタをイオン注入で
シリサイドを通して高利得トランジスタのエミッタを、
シリコンとポリシリコン界面に薄い酸化膜を有するポリ
シリコンにイオン注入して、形成するためペースの深さ
を変えることなく耐圧の低下なくシ、高速トランジスタ
と高利得トランジスタを同時に形成できる製造方法であ
る。
シリサイドを通して高利得トランジスタのエミッタを、
シリコンとポリシリコン界面に薄い酸化膜を有するポリ
シリコンにイオン注入して、形成するためペースの深さ
を変えることなく耐圧の低下なくシ、高速トランジスタ
と高利得トランジスタを同時に形成できる製造方法であ
る。
次に、本発明の製造方法について図面を参照して説明す
る。
る。
第１図（ａ）Ｂ至０）は、本発明の一実施例の断面図で
ある。Ｐ型サブストレート１にＮ型埋込層２を形成し、
Ｎ型エビタキシル３を成長したウェハースに、Ｐ型の絶
縁拡散４を行ない、表面に酸化膜５を形成する（第１図
（ａ））、レジストをマスクに酸化膜を除去し、レジス
トを除去した後Ｐ型のたえばボロンを拡散又はイオン注
入して、Ｐ型不純物層ベース６を浅く形成する（第１図
（ｂ））。この後、酸化膜５を除去した後、酸化膜７を
形成し、この上にＬＰＣＶＤの窒化ケイ素８を形成する
。トランジスタのベースコンタクト、エミッタ、コレク
タコンタクトを形成する部分の窒化ケイ素８゜酸化膜７
を取り除く（第１図（Ｃ））。この後、ウニ・・−スを
酸化して表面に薄い酸化膜９を形成した後、ポリシリコ
ン１０を全面に成長する。この後所望のエミッタ部のみ
にポリシリコン１０を残し、他は取シ除く（第１図（ｄ
））。
ある。Ｐ型サブストレート１にＮ型埋込層２を形成し、
Ｎ型エビタキシル３を成長したウェハースに、Ｐ型の絶
縁拡散４を行ない、表面に酸化膜５を形成する（第１図
（ａ））、レジストをマスクに酸化膜を除去し、レジス
トを除去した後Ｐ型のたえばボロンを拡散又はイオン注
入して、Ｐ型不純物層ベース６を浅く形成する（第１図
（ｂ））。この後、酸化膜５を除去した後、酸化膜７を
形成し、この上にＬＰＣＶＤの窒化ケイ素８を形成する
。トランジスタのベースコンタクト、エミッタ、コレク
タコンタクトを形成する部分の窒化ケイ素８゜酸化膜７
を取り除く（第１図（Ｃ））。この後、ウニ・・−スを
酸化して表面に薄い酸化膜９を形成した後、ポリシリコ
ン１０を全面に成長する。この後所望のエミッタ部のみ
にポリシリコン１０を残し、他は取シ除く（第１図（ｄ
））。
レジストをマスクにエミッタ、コレクタコンタクト形成
部とポリシリコン１０にＮ型不純物たとえばヒ素をイオ
ン注入し、レジストを取シ除いた後アニールを行なって
、エミッタとコレクタコンタクトにＮ型不純物層１１を
形成する（第１図（ｅｌこの後、薄い酸化膜９を除去し
た後電極１２を形成する（第１図（ｆ））。ただし、薄
い酸化膜９を除去した後、ポリシリコンとコンタクトの
シリコン上にシリサイド１３を形成し、エミッタを浅く
した時のスパイク等を防ぐようにした後、電極形成を行
なっても良い（第１図（ｇ））。
部とポリシリコン１０にＮ型不純物たとえばヒ素をイオ
ン注入し、レジストを取シ除いた後アニールを行なって
、エミッタとコレクタコンタクトにＮ型不純物層１１を
形成する（第１図（ｅｌこの後、薄い酸化膜９を除去し
た後電極１２を形成する（第１図（ｆ））。ただし、薄
い酸化膜９を除去した後、ポリシリコンとコンタクトの
シリコン上にシリサイド１３を形成し、エミッタを浅く
した時のスパイク等を防ぐようにした後、電極形成を行
なっても良い（第１図（ｇ））。
以上説明したように、本発明は、高利得トランジスタの
エミッタをシリコン界面に薄い酸化膜を有するポリシリ
コンで形成できるため、高速トランジスタのエミッタを
浅くしても、耐圧の低下を生ずることなく、高速トラン
ジスタと高利得トランジスタを同時に形成できる。
エミッタをシリコン界面に薄い酸化膜を有するポリシリ
コンで形成できるため、高速トランジスタのエミッタを
浅くしても、耐圧の低下を生ずることなく、高速トラン
ジスタと高利得トランジスタを同時に形成できる。
第１図（ａ）〜（ｇ）Ｕ、本発明の実施例の工程断面図
である。 １・・・・・・Ｐ型サブストレート、２・・・・・・Ｎ
型埋込層、３・・・・・・Ｎ型エピタキシャルｒｄ、４
、ｓ・・・・・・Ｐ型不純物層、１３・・・・・・Ｎ
型不純物層、５，７，９・・・・・・酸化膜、８・・・
・・・窒化ケイ素、１０・・・・・・ポリシリコン、１
３・・・・・・シリサイド層、１２・・・・・・電極。
である。 １・・・・・・Ｐ型サブストレート、２・・・・・・Ｎ
型埋込層、３・・・・・・Ｎ型エピタキシャルｒｄ、４
、ｓ・・・・・・Ｐ型不純物層、１３・・・・・・Ｎ
型不純物層、５，７，９・・・・・・酸化膜、８・・・
・・・窒化ケイ素、１０・・・・・・ポリシリコン、１
３・・・・・・シリサイド層、１２・・・・・・電極。
Claims (1)
- 第１導電型半導体表面と第１導電型半導体表面に形成し
た第２導電型不純物層の表面とに酸化膜を形成し、前記
酸化膜上に窒化ケイ素膜を成長する工程と、前記窒化ケ
イ素膜と酸化膜をレジストを用いてエッチングしてこの
レジストを除去し、この後薄い酸化膜を形成する工程と
、前記窒化ケイ素膜と薄い酸化膜上にポリシリコンを成
長する工程と、所定の第２導電型不純物層上の薄い酸化
膜上のポリシリコンを残して他のポリシリコンを除去す
る工程と、薄い酸化膜を除去する工程と、レジストをマ
スクにポリシリコンと第１導電型半導体と第２導電型不
純物層とに第１導電型不純物をイオン注入する工程とを
有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61250504A JPS63104367A (ja) | 1986-10-20 | 1986-10-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61250504A JPS63104367A (ja) | 1986-10-20 | 1986-10-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63104367A true JPS63104367A (ja) | 1988-05-09 |
Family
ID=17208866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61250504A Pending JPS63104367A (ja) | 1986-10-20 | 1986-10-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63104367A (ja) |
-
1986
- 1986-10-20 JP JP61250504A patent/JPS63104367A/ja active Pending
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