JPH04218939A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPH04218939A JPH04218939A JP2403716A JP40371690A JPH04218939A JP H04218939 A JPH04218939 A JP H04218939A JP 2403716 A JP2403716 A JP 2403716A JP 40371690 A JP40371690 A JP 40371690A JP H04218939 A JPH04218939 A JP H04218939A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- burn
- wafer
- power supply
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2855—Environmental, reliability or burn-in testing
- G01R31/2856—Internal circuit aspects, e.g. built-in test features; Test chips; Measuring material aspects, e.g. electro migration [EM]
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2855—Environmental, reliability or burn-in testing
- G01R31/286—External aspects, e.g. related to chambers, contacting devices or handlers
- G01R31/2863—Contacting devices, e.g. sockets, burn-in boards or mounting fixtures
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Environmental & Geological Engineering (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、たとえばシリコンウエ
ハ上に多数の集積回路素子が形成されて成る半導体集積
回路装置に関する。
ハ上に多数の集積回路素子が形成されて成る半導体集積
回路装置に関する。
【０００２】
【従来の技術】集積回路素子を製造するにあたって、内
部回路形成後にバーンイン処理が行われている。これは
内部回路を実際の動作状態と同様な動作状態で駆動し、
使用開始初期に発生頻度が高い内部回路の故障を検出し
て良品を選別し、前記使用開始初期の故障が実際使用時
に発生するのを防止しようとするものである。
部回路形成後にバーンイン処理が行われている。これは
内部回路を実際の動作状態と同様な動作状態で駆動し、
使用開始初期に発生頻度が高い内部回路の故障を検出し
て良品を選別し、前記使用開始初期の故障が実際使用時
に発生するのを防止しようとするものである。
【０００３】図７は従来例のシリコンなどから成るウエ
ハ１の平面図であり、図８は集積回路素子３の内部構成
を示すブロック図である。ウエハ１上には、たとえば酸
化シリコンＳｉＯ２ などの電気絶縁性材料から成る絶
縁帯２が格子状に形成され、矩形状の区画内にはそれぞ
れ集積回路素子３が形成される。各集積回路素子３上に
は、集積回路素子３に駆動電力を供給するための電源パ
ッド４が形成される。各集積回路素子３は図８に示され
るように電源パッド４からの駆動電力が供給されて所定
の動作を行う内部回路５を有している。このように、ウ
エハ１上に複数の集積回路素子３が形成された段階で、
バーンイン処理が施されるが、これはバーンイン装置の
接続ソケットを、各集積回路素子３の電源パッド４に接
続することによって行われる。
ハ１の平面図であり、図８は集積回路素子３の内部構成
を示すブロック図である。ウエハ１上には、たとえば酸
化シリコンＳｉＯ２ などの電気絶縁性材料から成る絶
縁帯２が格子状に形成され、矩形状の区画内にはそれぞ
れ集積回路素子３が形成される。各集積回路素子３上に
は、集積回路素子３に駆動電力を供給するための電源パ
ッド４が形成される。各集積回路素子３は図８に示され
るように電源パッド４からの駆動電力が供給されて所定
の動作を行う内部回路５を有している。このように、ウ
エハ１上に複数の集積回路素子３が形成された段階で、
バーンイン処理が施されるが、これはバーンイン装置の
接続ソケットを、各集積回路素子３の電源パッド４に接
続することによって行われる。
【０００４】このようなバーンイン処理を行うに当たっ
てバーンイン装置に集積回路素子３を接続する際に、製
造されている集積回路素子３が、たとえばマイクロプロ
セッサやロジックアレイなどの場合では、自動的に装着
する装置は用いられておらず手作業で行われている。こ
の点で集積回路素子３の製造工程に長時間を要すると共
に、製造コストの上昇も招いている。
てバーンイン装置に集積回路素子３を接続する際に、製
造されている集積回路素子３が、たとえばマイクロプロ
セッサやロジックアレイなどの場合では、自動的に装着
する装置は用いられておらず手作業で行われている。こ
の点で集積回路素子３の製造工程に長時間を要すると共
に、製造コストの上昇も招いている。
【０００５】また、前記集積回路素子にバーンイン処理
を実施する場合、別途準備されるダイナミックバーンイ
ン装置に設けられる接続用ソケットに、各集積回路素子
を接続して適切な電気的導通を実現する必要があり、多
大な手間を要している。
を実施する場合、別途準備されるダイナミックバーンイ
ン装置に設けられる接続用ソケットに、各集積回路素子
を接続して適切な電気的導通を実現する必要があり、多
大な手間を要している。
【０００６】さらに、従来のダイナミックバーンイン処
理については、コンピュータなどを用いて実現されるダ
イナミックバーンイン装置を用いて、たとえば予め定め
るプログラムに基づいて内部回路を外部から制御するこ
とにより、実使用に近い状態で動作させている。
理については、コンピュータなどを用いて実現されるダ
イナミックバーンイン装置を用いて、たとえば予め定め
るプログラムに基づいて内部回路を外部から制御するこ
とにより、実使用に近い状態で動作させている。
【０００７】
【発明が解決しようとする課題】このような従来技術で
は、バーンイン処理に多大な手間を要し、またコストが
かさんでしまうという問題点を有している。またバーン
イン処理を行うに際して、バーンイン装置は、別途定め
るプログラムにより集積回路素子の内部回路の動作を実
現させているためバーンイン処理に手間を要し、またこ
のバーンイン処理用のプログラムを実行するコンピュー
タを含んで構成されるダイナミックバーンイン装置が必
要となり、バーンイン処理に必要な構成が大形化すると
共にコストがかさんでしまうという問題を有している。
は、バーンイン処理に多大な手間を要し、またコストが
かさんでしまうという問題点を有している。またバーン
イン処理を行うに際して、バーンイン装置は、別途定め
るプログラムにより集積回路素子の内部回路の動作を実
現させているためバーンイン処理に手間を要し、またこ
のバーンイン処理用のプログラムを実行するコンピュー
タを含んで構成されるダイナミックバーンイン装置が必
要となり、バーンイン処理に必要な構成が大形化すると
共にコストがかさんでしまうという問題を有している。
【０００８】本発明の目的は、上述の技術的課題を解消
し、簡便な構成と工程とでバーンイン処理が実現される
集積回路装置を提供することである。
し、簡便な構成と工程とでバーンイン処理が実現される
集積回路装置を提供することである。
【０００９】
【課題を解決するための手段】本発明は、基材上に相互
に絶縁されて複数の集積回路素子が形成されて成る集積
回路装置において、各集積回路素子は駆動電力が供給さ
れて内部回路を電力付勢する電源端子を備え、相互に隣
接する集積回路素子の電源端子を導電性接続部材で接続
し、各導電性接続部材を介して、各集積回路素子に駆動
電力を供給してバーンイン処理を行うようにしたことを
特徴とする集積回路装置である。
に絶縁されて複数の集積回路素子が形成されて成る集積
回路装置において、各集積回路素子は駆動電力が供給さ
れて内部回路を電力付勢する電源端子を備え、相互に隣
接する集積回路素子の電源端子を導電性接続部材で接続
し、各導電性接続部材を介して、各集積回路素子に駆動
電力を供給してバーンイン処理を行うようにしたことを
特徴とする集積回路装置である。
【００１０】
【作用】本発明に従えば、基材上に相互に絶縁されて形
成されている複数の集積回路素子の電源端子は、相互に
導電性接続部材で接続されている。この導電性接続部材
を介して、各集積回路素子に駆動電力が供給され、した
がって基材上の複数の集積回路素子に一挙にバーンイン
処理を施すことができる。
成されている複数の集積回路素子の電源端子は、相互に
導電性接続部材で接続されている。この導電性接続部材
を介して、各集積回路素子に駆動電力が供給され、した
がって基材上の複数の集積回路素子に一挙にバーンイン
処理を施すことができる。
【００１１】また製造される集積回路素子の種類や規模
を問わず、基材単位で一括してバーンイン処理を施すこ
とができ、製造工程の簡略化を図ることができる。
を問わず、基材単位で一括してバーンイン処理を施すこ
とができ、製造工程の簡略化を図ることができる。
【００１２】
【実施例】図１は本発明の一実施例の集積回路装置１１
の拡大平面図であり、図２は集積回路装置１１の平面図
であり、図３は図１の切断面線Ｘ３−Ｘ３から見た断面
図である。本実施例の集積回路装置１１は、たとえばシ
リコンから成るウエハ１２と、ウエハ１２上に行列状に
配置されて成る複数の集積回路素子Ａ１，Ａ２，…（総
称する場合には参照符Ａで示す）とを含んで構成される
。ウエハ１２上には、たとえば酸化シリコンＳｉＯ２
などの電気絶縁性材料から成る絶縁帯１４が格子状に形
成され、絶縁帯１４によって規定される矩形状の領域に
は、前記集積回路素子Ａ１，Ａ２，…がそれぞれ形成さ
れ、行列状に配列される。
の拡大平面図であり、図２は集積回路装置１１の平面図
であり、図３は図１の切断面線Ｘ３−Ｘ３から見た断面
図である。本実施例の集積回路装置１１は、たとえばシ
リコンから成るウエハ１２と、ウエハ１２上に行列状に
配置されて成る複数の集積回路素子Ａ１，Ａ２，…（総
称する場合には参照符Ａで示す）とを含んで構成される
。ウエハ１２上には、たとえば酸化シリコンＳｉＯ２
などの電気絶縁性材料から成る絶縁帯１４が格子状に形
成され、絶縁帯１４によって規定される矩形状の領域に
は、前記集積回路素子Ａ１，Ａ２，…がそれぞれ形成さ
れ、行列状に配列される。
【００１３】集積回路素子Ａ１の各縁辺近くには、たと
えばアルミニウムなどをパターニングして得られる電源
パッドＢ１，Ｂ２，Ｂ３，Ｂ４がそれぞれ形成される。 各電源パッドＢ１〜Ｂ４は、集積回路素子Ａ１の矩形状
の外周に沿って、たとえばアルミニウムなどをパターニ
ングして形成される電源ラインＬ１１，Ｌ１２，Ｌ１３
，Ｌ１４（総称する場合は参照符Ｌで示す）で相互に接
続される。残余の集積回路Ａ２，Ａ３，…も前記集積回
路素子Ａ１と同様な構成を有する。
えばアルミニウムなどをパターニングして得られる電源
パッドＢ１，Ｂ２，Ｂ３，Ｂ４がそれぞれ形成される。 各電源パッドＢ１〜Ｂ４は、集積回路素子Ａ１の矩形状
の外周に沿って、たとえばアルミニウムなどをパターニ
ングして形成される電源ラインＬ１１，Ｌ１２，Ｌ１３
，Ｌ１４（総称する場合は参照符Ｌで示す）で相互に接
続される。残余の集積回路Ａ２，Ａ３，…も前記集積回
路素子Ａ１と同様な構成を有する。
【００１４】集積回路素子Ａ１の各縁辺方向には、集積
回路素子Ａ２〜Ａ５が隣接しており、集積回路素子Ａ１
の電源パッドＢ１〜Ｂ４は、前記隣接する集積回路素子
Ａ２〜Ａ５において、それぞれ対応する電源パッドＢ３
，Ｂ４，Ｂ１，Ｂ２と、たとえばアルミニウムやポリシ
リコンなどの導電性材料をパターニングにして得られる
接続ラインＣ１２，Ｃ１３，Ｃ１４，Ｃ１５（総称する
場合は参照符Ｃで示す）で相互に接続される。ウエハ１
２上の全ての集積回路素子Ａｉ（ｉ＝１，２，…）は、
前記集積回路素子Ａ１と同様に、隣接する集積回路素子
Ａと全て接続ラインＣで接続される。
回路素子Ａ２〜Ａ５が隣接しており、集積回路素子Ａ１
の電源パッドＢ１〜Ｂ４は、前記隣接する集積回路素子
Ａ２〜Ａ５において、それぞれ対応する電源パッドＢ３
，Ｂ４，Ｂ１，Ｂ２と、たとえばアルミニウムやポリシ
リコンなどの導電性材料をパターニングにして得られる
接続ラインＣ１２，Ｃ１３，Ｃ１４，Ｃ１５（総称する
場合は参照符Ｃで示す）で相互に接続される。ウエハ１
２上の全ての集積回路素子Ａｉ（ｉ＝１，２，…）は、
前記集積回路素子Ａ１と同様に、隣接する集積回路素子
Ａと全て接続ラインＣで接続される。
【００１５】図４は、各集積回路素子Ａの内部構成を示
すブロック図である。集積回路素子Ａは、予め設定され
る実現すべき動作に対応する回路構成を有する内部回路
１５と、内部回路１５に対するバーンイン処理を行うに
必要なクロック信号ＢＣＫを発生するバーンイン専用発
振回路１６と、内部回路１５を動作させるに必要な各種
制御信号やデータ信号などを発生するバーンイン専用入
力信号発生回路１７とを含んで構成される。
すブロック図である。集積回路素子Ａは、予め設定され
る実現すべき動作に対応する回路構成を有する内部回路
１５と、内部回路１５に対するバーンイン処理を行うに
必要なクロック信号ＢＣＫを発生するバーンイン専用発
振回路１６と、内部回路１５を動作させるに必要な各種
制御信号やデータ信号などを発生するバーンイン専用入
力信号発生回路１７とを含んで構成される。
【００１６】これらバーンイン専用の発振回路１６およ
び入力信号発生回路１７には、バーンイン制御端子１８
が共通に接続され、バーンイン制御端子１８にバーンイ
ン制御信号Ｔ（たとえば電源電圧など）が供給されるこ
とにより動作する。すなわち発振回路１６は、前記一定
レベルの駆動用電源電圧となるバーンイン制御信号Ｔの
入力に基づいて、予め定める周波数で発振動作を行い、
クロック信号ＢＣＫが発生されて内部回路１５に入力さ
れると共に、入力信号発生回路１７にバーンイン制御信
号Ｔと共に入力され、前述したような各種信号が発生さ
れ、内部回路１５に入力される。
び入力信号発生回路１７には、バーンイン制御端子１８
が共通に接続され、バーンイン制御端子１８にバーンイ
ン制御信号Ｔ（たとえば電源電圧など）が供給されるこ
とにより動作する。すなわち発振回路１６は、前記一定
レベルの駆動用電源電圧となるバーンイン制御信号Ｔの
入力に基づいて、予め定める周波数で発振動作を行い、
クロック信号ＢＣＫが発生されて内部回路１５に入力さ
れると共に、入力信号発生回路１７にバーンイン制御信
号Ｔと共に入力され、前述したような各種信号が発生さ
れ、内部回路１５に入力される。
【００１７】図５は、このような集積回路装置１１の製
造工程を説明する工程図である。工程ａ１では、たとえ
ば単結晶シリコンなどのウエハ１２を、前述した集積回
路素子Ａが形成される部分をマスクして表面を酸化し絶
縁帯１４を格子状に形成する。工程ａ２では、絶縁帯１
４によって規定される矩形状の領域内に、各集積回路素
子Ａｉ（ｉ＝１，２，…）をそれぞれ形成する。このと
き各集積回路素子Ａには、図１〜図３を参照して説明し
たような電源パッドＢｊ（ｊ＝１〜４）および電源ライ
ンＬｉｋ（ｋ＝１〜４）が形成される。工程ａ３では、
図１を参照して説明したように、隣接する集積回路素子
Ａｉ相互の対向する電源パッドＢｊを接続する接続ライ
ンＣｉｍ（ｍ＝１，２，…）を形成する。これにより図
２に示されるウエハ１２上の全ての集積回路素子Ａの電
源パッドＢｊは相互に連結される。
造工程を説明する工程図である。工程ａ１では、たとえ
ば単結晶シリコンなどのウエハ１２を、前述した集積回
路素子Ａが形成される部分をマスクして表面を酸化し絶
縁帯１４を格子状に形成する。工程ａ２では、絶縁帯１
４によって規定される矩形状の領域内に、各集積回路素
子Ａｉ（ｉ＝１，２，…）をそれぞれ形成する。このと
き各集積回路素子Ａには、図１〜図３を参照して説明し
たような電源パッドＢｊ（ｊ＝１〜４）および電源ライ
ンＬｉｋ（ｋ＝１〜４）が形成される。工程ａ３では、
図１を参照して説明したように、隣接する集積回路素子
Ａｉ相互の対向する電源パッドＢｊを接続する接続ライ
ンＣｉｍ（ｍ＝１，２，…）を形成する。これにより図
２に示されるウエハ１２上の全ての集積回路素子Ａの電
源パッドＢｊは相互に連結される。
【００１８】工程ａ４では、電源パッドＢｊが全て相互
に連結されたウエハ１２上の各集積回路素子Ａに対して
、接続ラインＣｉｍを介して、前記バーンイン制御信号
Ｔを供給する。これによりウエハ１２上の全ての集積回
路素子Ａには、共通にバーンイン制御信号Ｔが入力され
、図４に示した発振回路１６からクロック信号ＢＣＫが
出力され、かつ入力信号発生回路１７には前記クロック
信号ＢＣＫとバーンイン制御信号Ｔとが入力され、内部
回路１５の動作に必要な各種制御信号やデータ信号など
を発生する。これにより内部回路１５が実際の動作状態
とほぼ等しい動作で駆動され、バーンイン処理を行うこ
とができる。工程ａ５では、このようなバーンイン処理
を施したウエハ１２をダイシング装置などを用いて分割
し、個々の集積回路素子Ａを得る。
に連結されたウエハ１２上の各集積回路素子Ａに対して
、接続ラインＣｉｍを介して、前記バーンイン制御信号
Ｔを供給する。これによりウエハ１２上の全ての集積回
路素子Ａには、共通にバーンイン制御信号Ｔが入力され
、図４に示した発振回路１６からクロック信号ＢＣＫが
出力され、かつ入力信号発生回路１７には前記クロック
信号ＢＣＫとバーンイン制御信号Ｔとが入力され、内部
回路１５の動作に必要な各種制御信号やデータ信号など
を発生する。これにより内部回路１５が実際の動作状態
とほぼ等しい動作で駆動され、バーンイン処理を行うこ
とができる。工程ａ５では、このようなバーンイン処理
を施したウエハ１２をダイシング装置などを用いて分割
し、個々の集積回路素子Ａを得る。
【００１９】以上のように本実施例の集積回路装置１１
では、ウエハ１２上の多数の集積回路素子Ａをバーンイ
ン処理するに際して、ウエハ１２単位で一挙にバーンイ
ン処理を行うことができ、バーンイン処理の工数を格段
に削減して製造工程を簡略化でき、また製造に要する時
間を大幅に短縮することができる。また本実施例の集積
回路装置１１をバーンイン処理するには、前記接続ライ
ンＣｉｍに一定の電源電圧であるバーンイン制御信号Ｔ
を供給すればよく、したがってバーンイン処理に必要な
構成は従来例と比較して大幅に簡略化される。
では、ウエハ１２上の多数の集積回路素子Ａをバーンイ
ン処理するに際して、ウエハ１２単位で一挙にバーンイ
ン処理を行うことができ、バーンイン処理の工数を格段
に削減して製造工程を簡略化でき、また製造に要する時
間を大幅に短縮することができる。また本実施例の集積
回路装置１１をバーンイン処理するには、前記接続ライ
ンＣｉｍに一定の電源電圧であるバーンイン制御信号Ｔ
を供給すればよく、したがってバーンイン処理に必要な
構成は従来例と比較して大幅に簡略化される。
【００２０】図６は、本発明の他の実施例の集積回路装
置１１ａの平面図である。本実施例は前述の実施例に類
似し、対応する部分には同一の参照符を付す。本実施例
の注目すべき点は、ウエハ１２上に形成される複数の集
積回路素子Ａは、たとえば単一口の電源パッドＢを備え
、ウエハ１２上の絶縁帯１４上には、ウエハ１２上で行
列状に配置される各集積回路素子Ａのうち、たとえば行
方向（図６左右方向）の各集積回路素子Ａの各電源パッ
ドＢを共通に接続する複数の行方向共通ライン１９が形
成され、また各行方向共通ライン１９を共通に接続する
列方向共通ライン２０が形成される。
置１１ａの平面図である。本実施例は前述の実施例に類
似し、対応する部分には同一の参照符を付す。本実施例
の注目すべき点は、ウエハ１２上に形成される複数の集
積回路素子Ａは、たとえば単一口の電源パッドＢを備え
、ウエハ１２上の絶縁帯１４上には、ウエハ１２上で行
列状に配置される各集積回路素子Ａのうち、たとえば行
方向（図６左右方向）の各集積回路素子Ａの各電源パッ
ドＢを共通に接続する複数の行方向共通ライン１９が形
成され、また各行方向共通ライン１９を共通に接続する
列方向共通ライン２０が形成される。
【００２１】すなわちこのような本実施例では、行方向
共通ライン１９および列方向共通ライン２０の少なくと
もいずれか一つに、前記バーンイン制御信号Ｔを供給す
れば、前述の実施例と同様に全ての集積回路素子Ａにつ
いてバーンイン処理を行うことができる。
共通ライン１９および列方向共通ライン２０の少なくと
もいずれか一つに、前記バーンイン制御信号Ｔを供給す
れば、前述の実施例と同様に全ての集積回路素子Ａにつ
いてバーンイン処理を行うことができる。
【００２２】本発明は前述の各実施例における構成例に
限定されるものではなく、各集積回路素子Ａにおける電
源パッドＢの設置個数や設置位置、および各集積回路素
子Ａの一つまたは複数の電源パッドＢを相互に連結する
接続ラインＣの配置状態についても、前記実施例に何等
限定されるものではない。すなわち本発明は、ウエハ１
２上に形成されている全ての集積回路素子Ａにおいて、
電源電圧が入力される電源端子に相当する部材を、全て
電気的に共通に接続する広範な構成例に関して広く実施
されるものである。
限定されるものではなく、各集積回路素子Ａにおける電
源パッドＢの設置個数や設置位置、および各集積回路素
子Ａの一つまたは複数の電源パッドＢを相互に連結する
接続ラインＣの配置状態についても、前記実施例に何等
限定されるものではない。すなわち本発明は、ウエハ１
２上に形成されている全ての集積回路素子Ａにおいて、
電源電圧が入力される電源端子に相当する部材を、全て
電気的に共通に接続する広範な構成例に関して広く実施
されるものである。
【００２３】また本発明における基材は、前記単結晶シ
リコンなどのウエハ１２に限るものではなく、非晶質シ
リコンやサファイヤあるいはガラスなどその材料は限定
されるものではない。
リコンなどのウエハ１２に限るものではなく、非晶質シ
リコンやサファイヤあるいはガラスなどその材料は限定
されるものではない。
【００２４】
【発明の効果】以上のように本発明に従えば、基材上に
相互に絶縁されて形成されている複数の集積回路素子の
電源端子は、相互に導電性接続部材で接続されている。 この導電性接続部材を介して各集積回路素子に駆動電力
を供給することができ、したがって基材上の複数の集積
回路素子に一挙にバーンイン処理を施すことができる。 また製造される集積回路素子の種類や規模を問わず、基
材単位で一括してバーンイン処理を施すことができ、製
造工程の簡略化を図ることができる。
相互に絶縁されて形成されている複数の集積回路素子の
電源端子は、相互に導電性接続部材で接続されている。 この導電性接続部材を介して各集積回路素子に駆動電力
を供給することができ、したがって基材上の複数の集積
回路素子に一挙にバーンイン処理を施すことができる。 また製造される集積回路素子の種類や規模を問わず、基
材単位で一括してバーンイン処理を施すことができ、製
造工程の簡略化を図ることができる。
【図１】本発明の一実施例の集積回路装置１１の拡大平
面図である。
面図である。
【図２】集積回路装置１１の平面図である。
【図３】図１の切断面線Ｘ３−Ｘ３から見た断面図であ
る。
る。
【図４】集積回路素子Ａの内部構成を示すブロック図で
ある。
ある。
【図５】集積回路装置１１の製造工程を示す工程図であ
る。
る。
【図６】本発明の他の実施例の集積回路装置１１ａの平
面図である。
面図である。
【図７】従来例の集積回路素子３の構成を示すブロック
図である。
図である。
【図８】従来例の平面図である。
１１，１１ａ 集積回路装置
１２ ウエハ
１４ 絶縁帯
１６ バーンイン専用発振回路
１７ バーンイン専用入力信号発生回路１８ バー
ンイン制御端子 Ａｉ 集積回路素子 Ｂｊ 電源パッド Ｌｉｋ 電源ライン Ｃｉｍ 接続ライン
ンイン制御端子 Ａｉ 集積回路素子 Ｂｊ 電源パッド Ｌｉｋ 電源ライン Ｃｉｍ 接続ライン
Claims (1)
- 【請求項１】 基材上に相互に絶縁されて複数の集積
回路素子が形成されて成る集積回路装置において、各集
積回路素子は駆動電力が供給されて内部回路を電力付勢
する電源端子を備え、相互に隣接する集積回路素子の電
源端子を導電性接続部材で接続し、各導電性接続部材を
介して、各集積回路素子に駆動電力を供給してバーンイ
ン処理を行うようにしたことを特徴とする集積回路装置
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2403716A JPH04218939A (ja) | 1990-12-19 | 1990-12-19 | 集積回路装置 |
| US07/805,002 US5327074A (en) | 1990-12-19 | 1991-12-10 | Integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2403716A JPH04218939A (ja) | 1990-12-19 | 1990-12-19 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04218939A true JPH04218939A (ja) | 1992-08-10 |
Family
ID=18513447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2403716A Pending JPH04218939A (ja) | 1990-12-19 | 1990-12-19 | 集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5327074A (ja) |
| JP (1) | JPH04218939A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5798653A (en) * | 1995-04-20 | 1998-08-25 | Sun Microsystems, Inc. | Burn-in system for reliable integrated circuit manufacturing |
| US5898186A (en) * | 1996-09-13 | 1999-04-27 | Micron Technology, Inc. | Reduced terminal testing system |
| US6038181A (en) * | 1998-08-18 | 2000-03-14 | Internatioal Business Machines Corp. | Efficient semiconductor burn-in circuit and method of operation |
| JP2000269278A (ja) * | 1999-03-15 | 2000-09-29 | Nec Corp | バーンイン装置及び半導体ウエハ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02238645A (ja) * | 1989-03-13 | 1990-09-20 | Nec Corp | ウェハー |
| JPH02278847A (ja) * | 1989-04-20 | 1990-11-15 | Fujitsu Ltd | 半導体装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4038648A (en) * | 1974-06-03 | 1977-07-26 | Chesley Gilman D | Self-configurable circuit structure for achieving wafer scale integration |
| US4486705A (en) * | 1981-01-16 | 1984-12-04 | Burroughs Corporation | Method of testing networks on a wafer having grounding points on its periphery |
| DE3526485A1 (de) * | 1985-07-24 | 1987-02-05 | Heinz Krug | Schaltungsanordnung zum pruefen integrierter schaltungseinheiten |
| JPS62140726A (ja) * | 1985-12-12 | 1987-06-24 | Komatsu Ltd | 組立ラインにおける誤作業防止方法 |
| JPH01140651A (ja) * | 1987-11-27 | 1989-06-01 | Toshiba Corp | バーンイン用回路付きウエハおよびそのダイシング方法 |
| JP2603095B2 (ja) * | 1988-03-07 | 1997-04-23 | シャープ株式会社 | 半導体集積回路 |
| JPH01239950A (ja) * | 1988-03-22 | 1989-09-25 | Mitsubishi Electric Corp | 半導体ウエハ |
| US4956602A (en) * | 1989-02-14 | 1990-09-11 | Amber Engineering, Inc. | Wafer scale testing of redundant integrated circuit dies |
-
1990
- 1990-12-19 JP JP2403716A patent/JPH04218939A/ja active Pending
-
1991
- 1991-12-10 US US07/805,002 patent/US5327074A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02238645A (ja) * | 1989-03-13 | 1990-09-20 | Nec Corp | ウェハー |
| JPH02278847A (ja) * | 1989-04-20 | 1990-11-15 | Fujitsu Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5327074A (en) | 1994-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3849872A (en) | Contacting integrated circuit chip terminal through the wafer kerf | |
| US6091079A (en) | Semiconductor wafer | |
| JPH11265916A (ja) | 半導体ウェーハの構造及び半導体チップの製造方法 | |
| JPH04218939A (ja) | 集積回路装置 | |
| JPH09172014A (ja) | 半導体装置の電源線構造 | |
| EP0268859A2 (en) | Method of dividing semiconductor wafers | |
| JPH1116963A (ja) | 半導体ウェハーのテスト方法および装置 | |
| JP2664465B2 (ja) | 半導体装置のセル配置方法 | |
| JPS6379337A (ja) | 半導体基板 | |
| CN223957957U (zh) | 半导体测试结构 | |
| JPH0917832A (ja) | 半導体装置 | |
| JP2001291750A (ja) | プローブカード及びそれを用いたチップ領域ソート方法 | |
| JPH0465859A (ja) | ウエハ・スケール集積回路および該回路における信号伝播経路形成方法 | |
| JPS6088985A (ja) | 行列型液晶表示パネル | |
| JP2842430B2 (ja) | Ｔａｂテープ | |
| JP2005085788A (ja) | 半導体装置のスクリーニング方法 | |
| JP3012242B2 (ja) | 半導体集積回路の製造方法 | |
| JPH01198051A (ja) | 半導体集積回路 | |
| JPH0766944B2 (ja) | 半導体集積回路装置 | |
| JPH09199565A (ja) | プロセス監視回路 | |
| JPH0630381B2 (ja) | 半導体装置の製造方法 | |
| JPH0669298A (ja) | 集積回路の製造方法 | |
| JPH1082835A (ja) | 半導体装置 | |
| JP2945488B2 (ja) | リードフレーム及び半導体装置のバーンイン方法 | |
| JP2001033515A (ja) | 半導体装置の裏面解析用基板 |