JPH0570227B2

JPH0570227B2 -

Info

Publication number: JPH0570227B2
Application number: JP59062625A
Authority: JP
Inventors: Hitoshi Ando
Original assignee: Pioneer Electronic Corp
Current assignee: Pioneer Corp
Priority date: 1984-03-30
Filing date: 1984-03-30
Publication date: 1993-10-04
Also published as: JPS60205892A

Description

【発明の詳細な説明】技術分野本発明は、アドレス情報信号発生回路に関し、
特に所定のデータ処理を行なうためのメモリに供
給されるアドレス情報信号を発生する回路に関す
る。

背景技術例えば、近時提案されているSWSD（Still
with Sound and Data）システムにおいては次
の如きデイジタルデータの処理が行なわれてい
る。すなわち、時間軸圧縮された音声情報を含む
デイジタルデータ、文字情報を含むデイジタルデ
ータ等が時間軸上の並び換えすなわちインタリー
ブを施されたのち、１つのブロツク毎に完結する
誤り訂正符号となるような冗長ビツトを付加され
る。この誤り訂正符号化処理されたデイジタルデ
ータとこのデイジタルデータの挿入開始位置を示
すデイジタルスタートコード等からなるコントロ
ールコードとがビデオフオーマツト信号の所望ブ
ロツクに挿入される。尚、残余ブロツクに画像情
報が挿入されることもある。

SWSDシステムにおいては以上の如き処理によ
つて得られたビデオフオーマツト信号を記録媒体
に記録し、再生に際して記録媒体から得られたデ
イジタルデータの誤り訂正及びインタリーブによ
つて並び換えられた配列順序を元に戻すインタリ
ーブをなすと共に音声情報の時間軸伸長を行なつ
て静止画像再生時の音声として導出すると同時に
コンピユータ等の機器に文字情報等を含むデイジ
タルデータの送出ができるようになつている。

かかるSWSDシステムにおいてデイジタルデー
タの誤り訂正及びデイインタリーブは誤り訂正符
号及びインタリーブが完結している符号ブロツク
毎にメモリに書き込んだのち行なわれる。符号ブ
ロツクは、第１図に示す如くデイジタルデータに
対応するデータワード及び誤り訂正符号からなる
検査ワードをＸ方向に12ワード、Ｙ方向に６ワー
ド、Ｚ方向に13ワードの如く３次元的配列をなす
ことによつて形成されている。この符号ブロツク
のＸ方向、Ｙ方向、Ｚ方向のうちの１方向のみ、
２方向又は３方向に冗長ビツトすなわち検査ワー
ドを付加することにより符号ブロツクが形成され
るのであるが、その様子を第２図ａ〜ｄに示す。
すなわち、第２図ａは、検査ワードがいずれの方
向においても付加されてない場合を示し、第２図
ｂは、Ｚ方向においてのみ２ワードからなる検査
ワード群B₁を有する符号ブロツクA₁を示し、第
２図ｃは、Ｘ，Ｚ方向において２ワードからなる
検査ワード群B₁を有する符号ブロツクA₂を示し、
第２図ｄは、Ｘ，Ｙ，Ｚ方向において２ワードか
らなる検査ワード群B₃を有する符号ブロツクA₃
を示している。ここで、検査ワードなしの符号ブ
ロツクをA₀とすれば、符号ブロツクA₀を除く他
のブロツクA₁〜A₃は誤り訂正能力レベルがそれ
ぞれ異なる訂正処理を施すことができることとな
る。

以上の如く３次元的に配列されたワードからな
りかつ訂正レベルによつて符号構成法の異なる符
号ブロツクの誤り訂正及びデイインタリーブ等の
処理をなすためのメモリに供給されるアドレス情
報信号を発生する従来のアドレス情報信号発生回
路を第３図に示す。

第３図において、書き込みモード時には書き込
みカウンタ３０によつて１ずつ変化するデータが
得られ選択回路３１を介してアドレス情報信号と
して出力される。読み出しモード時には読み出し
カウンタ３２の出力データによつて指定された
ROM３３内の記憶位置に予め格納されているデ
ータが読み出されたのち全加算器３４によつて読
み出しカウンタ３２の出力データと加算される。
この加算によつて得られたデータが選択回路３１
を介してアドレス情報信号として出力される。

以上の如き従来のアドレス情報信号発生回路
は、ROM等を含む複雑な構成となつているの
で、メモリを使用してデータ処理を行なうデータ
処理装置等の回路規模が大きくなつて製造コスト
が高くなるという不都合があつた。

発明の概要そこで、本発明の目的は簡単な構成のアドレス
情報信号発生回路を提供することである。

本発明によるアドレス情報信号発生回路は、
Ｘ，Ｙ，Ｚの各方向に３次元的に配列された複数
の記憶位置を有する記録媒体に所定配列順にて情
報データの書込みを行い、書込まれた前記情報デ
ータを前記所定配列順とは異なる配列順にて読出
すためのアドレス情報信号を発生するアドレス情
報信号発生回路であつて、書込パルス又は第３キ
ヤリー信号に応じて第１カウント値を１カウント
アツプしこのカウント数が第１所定数に達する度
に第１キヤリー信号を発生する第１カウント手段
と、前記第１キヤリー信号に応じて第２カウント
値を１カウントアツプしこのカウント数が第２所
定数に達する度に第２キヤリー信号を発生する第
２カウント手段と、読出パルス又は前記第２キヤ
リー信号に応じて第３カウント値を１カウントア
ツプしこのカウント数が第３所定数に達する度に
キヤリー信号を発生しこのキヤリー信号を前記第
３キヤリー信号とする第３カウント手段とを有
し、前記第１、第２及び第３カウント値の夫々を
前記Ｘ，Ｙ，Ｚの各方向における記憶位置を指定
するアドレス情報信号とする構成となつている。

実施例以下本発明の実施例につき第４図乃至第６図を
参照して詳細に説明する。

第４図において、ビデオデイスクプレーヤ（図
示せず）等から出力されたビデオフオーマツト信
号がデータ抜取回路１に供給されている。データ
抜取回路１は、例えばビデオフオーマツト信号の
ペデスタルレベルとデイジタル信号が挿入されて
いる区間の正側ピークレベルとの中間のレベルで
ビデオフオーマツト信号をスライスしてデイジタ
ルデータを抜き出すと同時にコントロールコード
を検知して分離する構成となつている。このデー
タ抜取回路１よりデイジタルデータが例えば
802.5KB／Ｓの転送速度で所定数ビツトずつ送出
されてデータバス２を介して大容量バツフアメモ
リ３のデータ入力端子に印加される。大容量バツ
フアメモリ３は、第５図に示す如く936ワード分
のデータワード及び検査ワードからなる符号ブロ
ツク140個格納できるだけの記憶容量すなわち
128Kバイト分のデータが格納できる記憶容量を
有している。また、データ抜取回路１より出力さ
れたコントロールコードは制御回路４に供給され
る。制御回路４は、例えばマイクロコンピユータ
で形成されており、コントロールコードをデコー
ドして各部を制御するためのデータ及び指令を出
力する。

大容量バツフアメモリ３にはアドレスコントロ
ーラ５よりアドレスバス６及びコントロールバス
７を介してアドレス指定用のデータ及びモードを
指令する信号が供給される。アドレスコントロー
ラ５には制御回路４よりコントロールバス８を介
して書き込み開始指令及び読み出し開始指令が供
給される。アドレスコントローラ５は、書き込み
開始指令が供給されたとき大容量バツフアメモリ
３が書き込みモードとなるように書き込みモード
指令信号を出力すると同時に記憶位置が所定の順
序で順次変化するようにアドレス指定用のデータ
を変化させ、読み出し開始指令が供給されたとき
は大容量バツフアメモリ３が読み出しモードとな
るように読み出しモード指令信号を出力すると同
時にアドレス指定用のデータを書き込みモード時
と同様に変化させてインタリーブ及び誤り訂正符
号が完結しているブロツク毎にデイジタルデータ
の読み出しがなされるように構成されている。大
容量バツフアメモリ３から読み出された１ブロツ
ク分のデータは、データバス９を介して例えば、
802.5KB／Ｓの転送速度でサブバツフアメモリ１
０に供給される。サブバツフアメモリ１０は、第
６図に示す如くＸ，Ｙ，Ｚの各方向において格納
できるワード数がそれぞれ2⁴，2³，2⁴となるよう
に３次元的に配列された複数の記憶位置を有して
いる。このサブバツフアメモリ１０に大容量バツ
フアメモリ３より読み出された１ブロツク分のデ
ータが第６図に斜線で示す如く書き込まれるよう
に制御回路４よりコントロールバス１１を介して
書き込みモード指令信号ａ及びサブバツフアメモ
リ１０をアクセスするパルスｂがサブバツフアメ
モリ１０に供給されると同時に本発明によるアド
レス情報信号発生回路１２よりアドレス指令用の
データがアドレスバス１３を介してサブバツフア
メモリ１０に供給される。

アドレス情報信号発生回路１２には制御回路４
よりコントロールバス１１に送出される書き込み
モード指令信号ａ、パルスｂ、読み出しモード指
令信号ｃ等が供給される。このアドレス情報信号
発生回路１２において、書き込みモード指令信号
ａ及び読み出しモード指令信号ｃはAND（論理
積）ゲートG₁，G₂の入力端子にそれぞれ供給さ
れる。ANDゲートG₁，G₂の他方の入力端子には
パルスｂが供給される。ANDゲートG₁の出力は
OR（論理和）ゲートG₃を介して４ビツトのカウ
ンタ１２ａのクロツク入力端子に供給される。カ
ウンタ１２ａは、制御回路４からの訂正レベルに
応じた切換え制御信号によつて、10進カウンタ及
び12進カウンタのうちの一方と同一の動作を行な
うように構成されている。このカウンタ１２ａの
出力データはサブバツフアメモリ１０のアドレス
入力の下位４ビツトとして出力される。また、カ
ウンタ１２ａのキヤリイ出力はカウンタ１２ｂの
クロツク入力端子に供給される。カウンタ１２ｂ
は、制御回路４からの訂正レベルに応じた切換え
制御信号によつて４進カウンタ及び６進カウンタ
のうちの一方と同一の動作を行なうように構成さ
れている。このカウンタ１２ｂの出力データは、
サブバツフアメモリ１０のアドレス入力の下位４
ビツトに続く３ビツトとして出力される。また、
カウンタ１２ｂのキヤリイ出力はORゲートG₄を
介してカウンタ１２ｃのクロツク入力端子に供給
される。カウンタ１２ｃは、制御回路４からの訂
正レベルに応じた切換え制御信号によつて11進カ
ウンタ及び13進カウンタのうちの一方と同一の動
作を行なうように構成されている。このカウンタ
１２ｃの出力データは、サブバツフアメモリ１０
のアドレス入力の上位４ビツトとして出力され
る。また、カウンタ１２ｃのキヤリイ出力は、
ORゲートG₃を介してカウンタ１２ａのクロツク
入力端子に供給される。また、ANDゲートG₁の
出力はORゲートG₄を介してカウンタ１２ｃのク
ロツク入力端子に供給される。

サブバツフアメモリ１０への１ブロツク分のデ
ータの書き込みが終了すると制御回路４よりコン
トロールバス１５を介して訂正レベルを指定する
指令及び誤正開始指令が誤り訂正回路１６に供給
される。そうすると、誤り訂正回路１６はアドレ
スバス１７を介してアドレス指定用データをサブ
バツフアメモリ１０に供給し、データバス１８を
介してサブバツフアメモリ１０とデータの授受を
行ないつつ指定された訂正レベルでの誤り訂正を
行なう。サブバツフアメモリ１０に記憶されてい
るデータの誤り訂正が終了したとき誤り訂正回路
１６はコントロールバス１５を介して、制御回路
４に訂正終了信号を送出する。そうすると、制御
回路４よりコントロールバス１１に読み出しモー
ド指令信号ｃ及びパルスｂが送出されてサブバツ
フアメモリ１０からのデータの読み出しが開始さ
れる。サブバツフアメモリ１０より読み出された
データが誤り訂正及びデイインタリーブがなされ
たデイジタルデータとして例えば12KB／Ｓの転
送速度で送出される。

以上の構成において、サブバツフアメモリ１０
のアドレス入力の下位４ビツトによつてＸ方向に
おける記憶位置が指定されかつこのアドレス入力
の下位４ビツトに続く３ビツトによつてＹ方向に
おける記憶位置が指定されかつアドレス入力の上
位４ビツトによつてＺ方向における記憶位置が指
定されるようになつているものとする。そうする
と、サブバツフアメモリ１０の書き込みモード時
にはデータが書き込まれる毎にカウンタ１２ａの
クロツク入力端子にパルスが供給される。そうす
ると、カウンタ１２ａがカウントアツプしてＸ方
向の記憶位置が変化する。そして、カウンタ１２
ａのクロツク入力端子に訂正レベルに応じた値す
なわち符号ブロツクのＸ方向のデータワード数に
等しい回数だけパルスが供給されるとカウンタ１
２ａの計数値が０になると同時にキヤリイ出力が
発生する。そうすると、カウンタ１２ｂがカウン
トアツプしてＹ方向の記憶位置が変化する。カウ
ンタ１２ｂのキヤリイ出力が符号ブロツクのＹ方
向データワード数に等しい回数だけ発生するとカ
ウンタ１２ｂの計数値が０になると同時にキヤリ
イ出力が発生する。そうするとカウンタ１２ｃが
カウントアツプしてＺ方向の記憶位置が変化す
る。カウンタ１２ｂのキヤリイ出力が符号ブロツ
クのＺ方向のデータワード数に等しい回数だけ発
生するとカウンタ１２ｃの計数値が０になる。

次にサブバツフアメモリ１０の読み出しモード
時にはデータが読み出される毎にカウンタ１２ｃ
のクロツク入力端子にパルスが供給される。そう
すると、カウンタ１２ｃがカウントアツプしてＺ
方向の記憶位置が変化する。そして、カウンタ１
２ｃのクロツク入力端子に符号ブロツクのＺ方向
のデータワード数に等しい回数だけパルスが供給
されるとカウンタ１２ｃの計数値が０になると同
時にキヤリイ出力が発生する。そうすると、カウ
ンタ１２ａがカウントアツプしてＸ方向の記憶位
置が変化する。以後、書き込みモード時と同様の
動作がなされてデータの配列順序が元に戻るよう
な並べ換えがなされる。

効果以上詳述した如く本発明によるアドレス情報信
号発生回路は、３つのカウンタを巧みに利用した
簡単な構成となつているので、メモリを使用して
データ処理を行なうデータ処理装置の回路規模を
小さくして製造コストの軽減を図ることができる
こととなる。

【図面の簡単な説明】

第１図及び第２図は、データの配列の一例を示
す図、第３図は、従来のアドレス情報発生回路を
示す図、第４図は、本発明によるアドレス情報発
生回路を含むデータ処理装置を示す回路ブロツク
図、第５図は、第４図の装置における大容量バツ
フアメモリ３の記憶容量を示す図、第６図は、第
４図の装置におけるサブバツフアメモリ１０の構
成を示す図である。主要部分の符号の説明、１２ａ，１２ｂ，１２
ｃ……カウンタ。

Claims

【特許請求の範囲】１Ｘ，Ｙ，Ｚの各方向に３次元的に配列された
複数の記憶位置を有する記録媒体に所定配列順に
て情報データの書込みを行い、書込まれた前記情
報データを前記所定配列順とは異なる配列順にて
読出すためのアドレス情報信号を発生するアドレ
ス情報信号発生回路であつて、書込パルス又は第３キヤリー信号に応じて第１
カウント値を１カウントアツプしこのカウント数
が第１所定数に達する度に第１キヤリー信号を発
生する第１カウント手段と、前記第１キヤリー信号に応じて第２カウント値
を１カウントアツプしこのカウント数が第２所定
数に達する度に第２キヤリー信号を発生する第２
カウント手段と、読出パルス又は前記第２キヤリー信号に応じて
第３カウント値を１カウントアツプしこのカウン
ト数が第３所定数に達する度にキヤリー信号を発
生しこのキヤリー信号を前記第３キヤリー信号と
する第３カウント手段とを有し、前記第１、第２及び第３カウント値の夫々を前
記Ｘ，Ｙ，Ｚの各方向における記憶位置を指定す
るアドレス情報信号とすることを特徴とするアド
レス情報信号発生回路。