JPS5816362A - 二重化共有メモリ制御装置 - Google Patents
二重化共有メモリ制御装置Info
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- JPS5816362A JPS5816362A JP56112995A JP11299581A JPS5816362A JP S5816362 A JPS5816362 A JP S5816362A JP 56112995 A JP56112995 A JP 56112995A JP 11299581 A JP11299581 A JP 11299581A JP S5816362 A JPS5816362 A JP S5816362A
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- shared memory
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
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- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、複数処ｍ装置間の二重化共有メモリの制御装
置に関する。
置に関する。
まず、本発明の前提となる、二重化共有メモリを含む複
数処理装置の全体構成例を第１図を参照して説明する。
数処理装置の全体構成例を第１図を参照して説明する。
第１８ｉｉ）は、４つの処理装置８（ＣＰＵＩ〜ＣＰＵ
４）が二重化共有メモ！７１（Ｍｌ、Ｍ２）ｔ−共有す
る構成であシ、処理装置３（以下ＣＰＵと称す）は、共
有メモリｌとの接続機構４（ＭＥＩ〜ＭＢ４）：以下メ
モリエクスパンダと称す）ｔ−有し、共有メモ＋７１は
各ＣＰＵに対応して設けた処理装＊＊ｇ機＠２（ＰＩ〜
Ｐ４：以下ポートと称す）を有する。第１図では、同一
の構成のものには、代表して１つの符号がつけられてい
るだけである。例えばＣ以Ｈ〜ＣＰＵ４に対しては％Ｃ
ＰＵ１に符号３がつけられ、ＣＰＵ２〜ＣＰＯ４には符
号をつけていない、これは他の部分に対しても同様であ
る。
４）が二重化共有メモ！７１（Ｍｌ、Ｍ２）ｔ−共有す
る構成であシ、処理装置３（以下ＣＰＵと称す）は、共
有メモリｌとの接続機構４（ＭＥＩ〜ＭＢ４）：以下メ
モリエクスパンダと称す）ｔ−有し、共有メモ＋７１は
各ＣＰＵに対応して設けた処理装＊＊ｇ機＠２（ＰＩ〜
Ｐ４：以下ポートと称す）を有する。第１図では、同一
の構成のものには、代表して１つの符号がつけられてい
るだけである。例えばＣ以Ｈ〜ＣＰＵ４に対しては％Ｃ
ＰＵ１に符号３がつけられ、ＣＰＵ２〜ＣＰＯ４には符
号をつけていない、これは他の部分に対しても同様であ
る。
したがって、以下の説明では、ＣＰＵ５という場合は、
ＣＰＵＩ〜ＣＰＵ４を代表しえものとする。
ＣＰＵＩ〜ＣＰＵ４を代表しえものとする。
メモリエクスパンダ４七、両共有メモリのポート２は共
有メモリ〜ＣＰＵ間インターフェイス５によシ接続され
、各ＣＰＵからメモリエクスパンダ４、共有メ％す〜Ｃ
ＰＵ間インタインターフェイス５トｊ！を介して共有メ
モｌとのデータ転送が行われる０両共有メ七り０間は、
共有メモリー共有メ４にす閲インターフェイス６によｊ
ＰＩＩ絖され両共有メモリは同期して一作する。各ＣＰ
Ｕは人出カパスγを有し、各種入出力装置９を動作させ
、０２０間連絡パス８を用いて、相互割込通信、相互監
視が行なわれるようになっている。
有メモリ〜ＣＰＵ間インターフェイス５によシ接続され
、各ＣＰＵからメモリエクスパンダ４、共有メ％す〜Ｃ
ＰＵ間インタインターフェイス５トｊ！を介して共有メ
モｌとのデータ転送が行われる０両共有メ七り０間は、
共有メモリー共有メ４にす閲インターフェイス６によｊ
ＰＩＩ絖され両共有メモリは同期して一作する。各ＣＰ
Ｕは人出カパスγを有し、各種入出力装置９を動作させ
、０２０間連絡パス８を用いて、相互割込通信、相互監
視が行なわれるようになっている。
このようなシステム構成においてメモリエクスパンダ４
は、内部構成ｔｓｇｚ図に示すように一〇Ｐυからアド
レスＡ１書込みデータＷＤｔ−受取って、両共有メモ替
Ｍ１．Ｍ２にそれぞれアドレスＡ１書込２、書込みデー
タＷＤ１．ＷＤ２をイン／−７エイス５．５′を介して
送出し、両共有メ峰りからＯ続出しデータＲＤＩ、ＲＤ
２を受取ってチェックし、正常な方のデータＲＤｔＣＰ
Ｕに送出する。このとき、両系のデータＲＤＩ。
は、内部構成ｔｓｇｚ図に示すように一〇Ｐυからアド
レスＡ１書込みデータＷＤｔ−受取って、両共有メモ替
Ｍ１．Ｍ２にそれぞれアドレスＡ１書込２、書込みデー
タＷＤ１．ＷＤ２をイン／−７エイス５．５′を介して
送出し、両共有メ峰りからＯ続出しデータＲＤＩ、ＲＤ
２を受取ってチェックし、正常な方のデータＲＤｔＣＰ
Ｕに送出する。このとき、両系のデータＲＤＩ。
ＲＤ２ともエラー検出されず正常であるが、両データが
異なるとい）ケースが起と９うみ、（１ビツトパリテイ
チエツクを行っているならは２ビツト誤〕は正常とみな
される）尚第２図において、１０はアドレスバッファ、
１ｌｒｊ：書込みデータバッファ、１２は胱出しデータ
選択回路、１３゜１３′は胱出しデータバッファ、１４
．１４’は続出しデータ選択回路大刀、１５は絖出しデ
ータ選択回路出力である。
異なるとい）ケースが起と９うみ、（１ビツトパリテイ
チエツクを行っているならは２ビツト誤〕は正常とみな
される）尚第２図において、１０はアドレスバッファ、
１ｌｒｊ：書込みデータバッファ、１２は胱出しデータ
選択回路、１３゜１３′は胱出しデータバッファ、１４
．１４’は続出しデータ選択回路大刀、１５は絖出しデ
ータ選択回路出力である。
従来の読出しデータ選択回路の代表的な具体例を第３図
、第４図に示している・ ＃Ｉ３図は、両系共正常ならばそのデータをオアしてＣ
ＰＵへ送出する方式である０両系を各々ｌ系、ｚ系と呼
ぶこ、！：ＫＩ、％１系からの続出しデータ１４ｔエラ
ー検出回路ｔｇＫてデータチェックし、エラーがあれば
、戒ｉは、１系タイムアウトエラー２５を検出すれｔｆ
ｌ系エシエラ−検出信号１７ンし、ｌ系から０データ１
４はインヒビットされＣＰＵへ送出されなり、２系につ
いても同様である０本方式は、エラー検出回路１６で検
出されないデータｍ６でも同系データをオアすることに
よりＣＰＵでエラー検出できるケースがあ）、データの
品質を上げるこ七はできるが、片系０共有メモリがアド
レス系中タイ２ング系の故障にょ〕、ζＯようなエラー
検出回路で検出できないデータ誤ｐｔ続発すると、全て
のＣＰＵがダウンする結果となる。
、第４図に示している・ ＃Ｉ３図は、両系共正常ならばそのデータをオアしてＣ
ＰＵへ送出する方式である０両系を各々ｌ系、ｚ系と呼
ぶこ、！：ＫＩ、％１系からの続出しデータ１４ｔエラ
ー検出回路ｔｇＫてデータチェックし、エラーがあれば
、戒ｉは、１系タイムアウトエラー２５を検出すれｔｆ
ｌ系エシエラ−検出信号１７ンし、ｌ系から０データ１
４はインヒビットされＣＰＵへ送出されなり、２系につ
いても同様である０本方式は、エラー検出回路１６で検
出されないデータｍ６でも同系データをオアすることに
よりＣＰＵでエラー検出できるケースがあ）、データの
品質を上げるこ七はできるが、片系０共有メモリがアド
レス系中タイ２ング系の故障にょ〕、ζＯようなエラー
検出回路で検出できないデータ誤ｐｔ続発すると、全て
のＣＰＵがダウンする結果となる。
第４ｍは、両系正常ならばあらかじめ定まった方のデー
タ［−ＣＰＵＫ送出する方式である０本方式もあらかじ
め定まった方の共有メモリがエラー検出で龜ないデータ
ｇ＊ｎｔ続発すると、全てのＣＰＵがダウンする結果と
なる。最近Ｃ）ＣＰＵの使用状況は、これがダウンした
とき、人手によるバックアップは不可能な時が多く、一
方このようなシステムでは高信頼度化のためにＣＰＵの
完全二重系、入出力Ｏ同期、一致チェック、合理性チェ
ツタ、相互診断等、片系のＣＰＵが誤った計算を行って
も、システムダウンとならぬよう、あらゆる考慮がなさ
れており、このようなシステムにおいて片系共有メ°モ
リが故障したからという塩山で、全て０ＣＰＵがダウン
するのは望ましくない。
タ［−ＣＰＵＫ送出する方式である０本方式もあらかじ
め定まった方の共有メモリがエラー検出で龜ないデータ
ｇ＊ｎｔ続発すると、全てのＣＰＵがダウンする結果と
なる。最近Ｃ）ＣＰＵの使用状況は、これがダウンした
とき、人手によるバックアップは不可能な時が多く、一
方このようなシステムでは高信頼度化のためにＣＰＵの
完全二重系、入出力Ｏ同期、一致チェック、合理性チェ
ツタ、相互診断等、片系のＣＰＵが誤った計算を行って
も、システムダウンとならぬよう、あらゆる考慮がなさ
れており、このようなシステムにおいて片系共有メ°モ
リが故障したからという塩山で、全て０ＣＰＵがダウン
するのは望ましくない。
本発＠Ｏ目的は、このような片系共有メモリのエラー検
出不可なデータ誤ｐ発生時に１全てのＣＰＵがダウンす
ることを防止するようにした二重化共有メモリ制御装置
をＩＩ供するにある。
出不可なデータ誤ｐ発生時に１全てのＣＰＵがダウンす
ることを防止するようにした二重化共有メモリ制御装置
をＩＩ供するにある。
本発ｌ１ｉｏ特徴はい第５図に一例を示すように各メモ
リエクスパンダ（ある使は、各Ｃ５Ｐυ）内に、プログ
ツムあるいは何らかの手段にて七ット、リセットが可能
な記憶手段（優先選択７リツプフロツグ２０）を設け、
両系ｌ！出しデータ共正常なと龜、どちらｔＣＰＵに送
出するかをこの記憶手段のオン／オフによシ決めるよう
にしていることである。このようにすることにより、複
数ＣＰＵ０内、一部０ＣＰＵ群は共有メモリｌ系のデー
タを優先的に使用し、残ｐＯｃＰＵ評は共有メモリ２系
のデータを優先的に使用することによって、片系共有メ
モリにてエラー検出不可なデータＷＡシが続発しても全
てのＣＰＵがダウンすることは防止できる。
リエクスパンダ（ある使は、各Ｃ５Ｐυ）内に、プログ
ツムあるいは何らかの手段にて七ット、リセットが可能
な記憶手段（優先選択７リツプフロツグ２０）を設け、
両系ｌ！出しデータ共正常なと龜、どちらｔＣＰＵに送
出するかをこの記憶手段のオン／オフによシ決めるよう
にしていることである。このようにすることにより、複
数ＣＰＵ０内、一部０ＣＰＵ群は共有メモリｌ系のデー
タを優先的に使用し、残ｐＯｃＰＵ評は共有メモリ２系
のデータを優先的に使用することによって、片系共有メ
モリにてエラー検出不可なデータＷＡシが続発しても全
てのＣＰＵがダウンすることは防止できる。
本発明の実施例をｇｓｇ〜第１２ＷＪｔ参照して説明す
る。
る。
第６図はＣＰＵ５ （メそリエクスバンダ４ｔ−含む）
の構成を示したものである。ＣＰＵ内バス制脚装置１（
ＢＣ）３０にて制御されるＣＰＵ内パス２ｆａＫｔｉ、
メモリエクスパンダ（ＭＪｉ： ） ４、メモリ制御装
置（ＭＣυ）２８、基本演算機ａｌｌ（ＢＰＵ）３２、
入出力制御機構（ＩＯＰ）３３が接続される。メモリ前
脚装置２８は、プログラム及びそのＣＰＵ専用のデータ
を格納し九メインメ峰り２７ｔＷ御する。基本演算機＃
１ｌＢ２には浮動小数点演算機構（ＰＰＰ）３１等オプ
ション機＃Ｉが接続される０、入出力制御機１１１３３
は、入出カバスフを、制御し、入出力鋏置〜メインメモ
リ、或いは共有メ毫讐関Ｏデータ転送を行う、メモリエ
クスパンダ４は、２本の共有メモリ〜ＣＰＵ間インター
フェイス６を介し、−二重化共有メモリＭｌ、Ｍ２と接
Ｉ！される。メインメモリ２７と共有メモリｌ（Ｍｌ、
ＭりＤ区別はメモリアドレスにて区別され、 ４１ｍ！
メモリアドレス以上のメモリアドレスが、共有メモリに
割当てられる。
の構成を示したものである。ＣＰＵ内バス制脚装置１（
ＢＣ）３０にて制御されるＣＰＵ内パス２ｆａＫｔｉ、
メモリエクスパンダ（ＭＪｉ： ） ４、メモリ制御装
置（ＭＣυ）２８、基本演算機ａｌｌ（ＢＰＵ）３２、
入出力制御機構（ＩＯＰ）３３が接続される。メモリ前
脚装置２８は、プログラム及びそのＣＰＵ専用のデータ
を格納し九メインメ峰り２７ｔＷ御する。基本演算機＃
１ｌＢ２には浮動小数点演算機構（ＰＰＰ）３１等オプ
ション機＃Ｉが接続される０、入出力制御機１１１３３
は、入出カバスフを、制御し、入出力鋏置〜メインメモ
リ、或いは共有メ毫讐関Ｏデータ転送を行う、メモリエ
クスパンダ４は、２本の共有メモリ〜ＣＰＵ間インター
フェイス６を介し、−二重化共有メモリＭｌ、Ｍ２と接
Ｉ！される。メインメモリ２７と共有メモリｌ（Ｍｌ、
ＭりＤ区別はメモリアドレスにて区別され、 ４１ｍ！
メモリアドレス以上のメモリアドレスが、共有メモリに
割当てられる。
第７図は共有メモリ１（ポート怠を含む）の構成を示し
たものである。共有メモリ内バス制御装置３７にて制御
される共有メモリ内パス３６には、メモリ制御装置３！
ｓ１ポート２が接続される。メモリ制御装置３ｓは、複
数ＣＰＵ間共有データを格納するメモリ３４を制御する
。ボー）２（Ｐｉ〜Ｐ４）は共有メモリ〜ＣＰＵ間イン
ターフェイスｓｔ介し％ ＣＰＵＩ〜４と接続される。
たものである。共有メモリ内バス制御装置３７にて制御
される共有メモリ内パス３６には、メモリ制御装置３！
ｓ１ポート２が接続される。メモリ制御装置３ｓは、複
数ＣＰＵ間共有データを格納するメモリ３４を制御する
。ボー）２（Ｐｉ〜Ｐ４）は共有メモリ〜ＣＰＵ間イン
ターフェイスｓｔ介し％ ＣＰＵＩ〜４と接続される。
共有メモリ内パス制御装置３７は、共有メ峰り〜共有メ
モリインター７エイス６を介し、他系共有メモリの共有
メモリ内パス制御装置と接続され（図示せず）、両系の
共有メモリが同時ＫＩｆＩｉＩ定０ＣＰＵとのデータ転
送を行うよう、同期化制御を行う。
モリインター７エイス６を介し、他系共有メモリの共有
メモリ内パス制御装置と接続され（図示せず）、両系の
共有メモリが同時ＫＩｆＩｉＩ定０ＣＰＵとのデータ転
送を行うよう、同期化制御を行う。
＠ｆＨＩＪＢメモリエクスパンダ４０構成〇−例を示し
たｔのでＴｏイ。ＣＰυ内パスのアドレス４丁をそのア
ドレスが共有メモリのアドレス（４１定アドレス以上の
アドレスが共有メモリに割当てられゐ）かどうかをアド
レス比較−路４４にて検出し、共有メモリのアドレスに
て、メモリ起動信４Ｉ４９を受けると共有メ峰り起動信
号４６がオンし、アドレス人、データＷＤｔアドレス／
（ツ７ア１Ｇ％書込ミデータパツファｌｌＩＣセツシし
、両系共有メモリＭ１．Ｍ２にアドレス３８（Ａ１．Ａ
２）、書込みデータ８１ （ＷＤＩ −ＷＤ２ ）％起
動信号４０ （ＲＩＱｌ、ＲＥＱｉ）ｔ−！！出する０
両系共有メモリＭｌ、Ｍ！かも、続出しデータ４１（ａ
ｐｌ、ｉＤｇ）、応答信号４２（ＡＮＳＩ。
たｔのでＴｏイ。ＣＰυ内パスのアドレス４丁をそのア
ドレスが共有メモリのアドレス（４１定アドレス以上の
アドレスが共有メモリに割当てられゐ）かどうかをアド
レス比較−路４４にて検出し、共有メモリのアドレスに
て、メモリ起動信４Ｉ４９を受けると共有メ峰り起動信
号４６がオンし、アドレス人、データＷＤｔアドレス／
（ツ７ア１Ｇ％書込ミデータパツファｌｌＩＣセツシし
、両系共有メモリＭ１．Ｍ２にアドレス３８（Ａ１．Ａ
２）、書込みデータ８１ （ＷＤＩ −ＷＤ２ ）％起
動信号４０ （ＲＩＱｌ、ＲＥＱｉ）ｔ−！！出する０
両系共有メモリＭｌ、Ｍ！かも、続出しデータ４１（ａ
ｐｌ、ｉＤｇ）、応答信号４２（ＡＮＳＩ。
ムＮ８２Ｆが：ＩＬ送される七、ＷＲ出しデータバッフ
ァ１Ｂ、１３’にデータセットすると共に応答制御回路
４３を起動する。応答制御回路４３は両系共有メ令９Ｍ
１ 、Ｍ２からの応答がそろうと応答＠−Ｉｔ！＄２を
ＣＰＵ内バス２９を介して基本演算機構３２、入出力制
御機構３３に返答する。このとき、ｌ！出しデータ選択
回路１２によｐ前記の方式にで選択され九両系どちらか
のデータが続出しデータ５０として出力される。また、
応答制御回路４３はタイムアウトエラーの検ａＳを行−
１ｌ系タイムアクト工ラー検出信号２５．２系タイムア
ウト工ラー検出信号２６ｔデータ選択回路１２に出カナ
ゐ、ｔた、データ選択回路１２にて両系データ共エラー
検出したときは、エラー信号（ＥＲＢ）５１が応答信号
（ＡＮ８）５２と共に返答される。
ァ１Ｂ、１３’にデータセットすると共に応答制御回路
４３を起動する。応答制御回路４３は両系共有メ令９Ｍ
１ 、Ｍ２からの応答がそろうと応答＠−Ｉｔ！＄２を
ＣＰＵ内バス２９を介して基本演算機構３２、入出力制
御機構３３に返答する。このとき、ｌ！出しデータ選択
回路１２によｐ前記の方式にで選択され九両系どちらか
のデータが続出しデータ５０として出力される。また、
応答制御回路４３はタイムアウトエラーの検ａＳを行−
１ｌ系タイムアクト工ラー検出信号２５．２系タイムア
ウト工ラー検出信号２６ｔデータ選択回路１２に出カナ
ゐ、ｔた、データ選択回路１２にて両系データ共エラー
検出したときは、エラー信号（ＥＲＢ）５１が応答信号
（ＡＮ８）５２と共に返答される。
読出しデータ選択回路１２内には後述する優先選択ツリ
ツブフロップが設けられているが、その書キ換えは、レ
ジスタアドレスｔａｉｃｏ ＡＤＤＲ＞５４がそのツリ
ツブ７０ツブ用Ｏレジスタアドレスになっていることｔ
レジスタアドレスデコード回路（ＤＥＣＯＤＥ）４５に
て検出しているときくレジスタ書込み信号（Ｒｌｉ：Ｇ
ＷＲＩＴＥ ） ５５がオンすると行われ、レジスタ
デー！（ＲＥＧＤＡＴＡ）５Ｂの特定ヒツトが＠ｌ”の
ときセット、′″ｏ”ｏときリセットされる。
ツブフロップが設けられているが、その書キ換えは、レ
ジスタアドレスｔａｉｃｏ ＡＤＤＲ＞５４がそのツリ
ツブ７０ツブ用Ｏレジスタアドレスになっていることｔ
レジスタアドレスデコード回路（ＤＥＣＯＤＥ）４５に
て検出しているときくレジスタ書込み信号（Ｒｌｉ：Ｇ
ＷＲＩＴＥ ） ５５がオンすると行われ、レジスタ
デー！（ＲＥＧＤＡＴＡ）５Ｂの特定ヒツトが＠ｌ”の
ときセット、′″ｏ”ｏときリセットされる。
読出しデータ選択回路１２０詳細構成を第５図に示して
いる。両系共有メ毫りからｌｌ！出され、メモリエクス
パンダ内胱出しデータバッファ１３゜１３’にセットさ
れたデータ１４．１４’は一エラー検出回路１６．１８
にでエラーチェックされる。エラーチェックにてエラー
〇あった場合、もしくはタイムアウトエラー検出信−９
２５，２６がオンＯ場合、読出しデータエラー検、出信
号１７゜１９がオンとな〕、その系Ｏデータｔ−ＣＰＵ
へ送ることｔ禁止し、他系データをＣＰＵへ送るように
する０両系共正常な場合は優先選択７リツプ７ロックＺ
ｏｏの出力である読出しデータｌ優先選択信号２１、続
出しデータ２優先選択信号２２いずれかオンの方のデー
タｔ−ＣＰＵへ送出する。両系共エラ−〇ときは、両系
読出しデータエラー信号（ＥＲＲ）２０がオンとなる。
いる。両系共有メ毫りからｌｌ！出され、メモリエクス
パンダ内胱出しデータバッファ１３゜１３’にセットさ
れたデータ１４．１４’は一エラー検出回路１６．１８
にでエラーチェックされる。エラーチェックにてエラー
〇あった場合、もしくはタイムアウトエラー検出信−９
２５，２６がオンＯ場合、読出しデータエラー検、出信
号１７゜１９がオンとな〕、その系Ｏデータｔ−ＣＰＵ
へ送ることｔ禁止し、他系データをＣＰＵへ送るように
する０両系共正常な場合は優先選択７リツプ７ロックＺ
ｏｏの出力である読出しデータｌ優先選択信号２１、続
出しデータ２優先選択信号２２いずれかオンの方のデー
タｔ−ＣＰＵへ送出する。両系共エラ−〇ときは、両系
読出しデータエラー信号（ＥＲＲ）２０がオンとなる。
優先選択フリップ７０ツブ１００は、そのセット信号２
４がオンし九と自書換えられ、そのデータ信号２３が１
１”のをき続出しデータ１遺択信号２１がオン、続出し
データ２遺択信号２２がオフとなシ、ま九データ信号２
３が＠Ｏ”のときその逆となる。
４がオンし九と自書換えられ、そのデータ信号２３が１
１”のをき続出しデータ１遺択信号２１がオン、続出し
データ２遺択信号２２がオフとなシ、ま九データ信号２
３が＠Ｏ”のときその逆となる。
応答制御回路４３の構成を第９図に示している。
両系共有メモリからの応答の内、まず１系Ｍｌの応答信
号（ＡＮ８１）５が返信されるとｌ系応答記憶回路５６
を七ッ卜すると共に２系タイムアウト検ａ＄ａｌ１１５
Ｇヲ起動スル、そ０１ｔ２系Ｍ２０応答信号５′がなけ
れはタイムアウト検出し％２系タイムアウト検出回路６
１がセットされ、２系タイムアウト工ラー信号２６がオ
／するが、規定時間内に２系の応答信号５′が返信され
ると、２系タイムアウト検出回路５９のリセットを行う
と共に応答信号５２がオンとなる。ＣＰＵは応答信号５
２ｔ−受けると起動信号をオフとするので共有メモリ起
動信号４６もオフとなシ、本応答制御１回路４゛３内０
ζｉ記憶回路５６，５７．タイムアウト回路６０．６１
はリセットされ、初期状態となる。
号（ＡＮ８１）５が返信されるとｌ系応答記憶回路５６
を七ッ卜すると共に２系タイムアウト検ａ＄ａｌ１１５
Ｇヲ起動スル、そ０１ｔ２系Ｍ２０応答信号５′がなけ
れはタイムアウト検出し％２系タイムアウト検出回路６
１がセットされ、２系タイムアウト工ラー信号２６がオ
／するが、規定時間内に２系の応答信号５′が返信され
ると、２系タイムアウト検出回路５９のリセットを行う
と共に応答信号５２がオンとなる。ＣＰＵは応答信号５
２ｔ−受けると起動信号をオフとするので共有メモリ起
動信号４６もオフとなシ、本応答制御１回路４゛３内０
ζｉ記憶回路５６，５７．タイムアウト回路６０．６１
はリセットされ、初期状態となる。
次にポート２の構成を第１０図に示す、メモリエクスパ
ンダ４からの起動信号（ＲＥＱ）４０がオンすると、共
有メモリ内パスにパス占有要求信号（Ｂ −Ｒｌｉ：Ｑ
Ｉ） ６４をオンする。パス制御回路３０にて各ポー
トからの要求信号を優先判定し、選択され九ポートに対
し、パス占有許可信号（Ｂ４ＥＬｔ ）６５が出力され
る。ポート２は、この信号を受けると、アドレス、書込
みデータを共有メモリパスにのせ、メモリ起動７リツプ
７０ツブ６９をセットし、その出力であるメモリ起動信
号６６を共有メモリパス３６に出力する。メモリ書込み
または読出し動作終了後、絖出しデータ（ＲＤ）＄７、
応答信号（ＡＮ８）６８が共有メモリパス３６ｔ−介し
て返信されるのでメモリエクスパンダ４へそれらを送出
し、また応答信号６８にてメモリ起動７リツプフロツプ
６９ｔ−リセットする。
ンダ４からの起動信号（ＲＥＱ）４０がオンすると、共
有メモリ内パスにパス占有要求信号（Ｂ −Ｒｌｉ：Ｑ
Ｉ） ６４をオンする。パス制御回路３０にて各ポー
トからの要求信号を優先判定し、選択され九ポートに対
し、パス占有許可信号（Ｂ４ＥＬｔ ）６５が出力され
る。ポート２は、この信号を受けると、アドレス、書込
みデータを共有メモリパスにのせ、メモリ起動７リツプ
７０ツブ６９をセットし、その出力であるメモリ起動信
号６６を共有メモリパス３６に出力する。メモリ書込み
または読出し動作終了後、絖出しデータ（ＲＤ）＄７、
応答信号（ＡＮ８）６８が共有メモリパス３６ｔ−介し
て返信されるのでメモリエクスパンダ４へそれらを送出
し、また応答信号６８にてメモリ起動７リツプフロツプ
６９ｔ−リセットする。
以上、実施例の各部の説１ｊｌＩを行ったが、メモリア
クセス時Ｏタイムチャートを第１１図に、優先選択ツリ
ツブフロップｌＯｏの書′換え時のタイムチャートを第
１２図に示す。なお、両者は同時に行なわれることがな
いよう、プログラム上インターロックされて使用される
。
クセス時Ｏタイムチャートを第１１図に、優先選択ツリ
ツブフロップｌＯｏの書′換え時のタイムチャートを第
１２図に示す。なお、両者は同時に行なわれることがな
いよう、プログラム上インターロックされて使用される
。
次に、本実施例にてどのように優先選択アリラグフロッ
プ１００を制御するかの使用例を第１３図、第１４図を
参照して説明する。
プ１００を制御するかの使用例を第１３図、第１４図を
参照して説明する。
第１３１１はＣＰＯ２台系の場合であシ、（Ａ）は全て
０機器が正常時の状態を示し、ＣＰＵ１は内蔵する優先
選択アリラグフロップをオンし、ｌ系共有メモリＭｌの
耽出しデータを使用し、ＣＰＵ２は同じく内蔵する優先
選択７リツプフロツプをオフし、２系共有メモリＭ２の
−出しデータを使用している。ＣＰＵＩは大系業務、Ｃ
ＰＵ２はＢ系桑務を行っておシ、どちらかの業務が存続
できれとシステムダウンにはならないものとする。図に
おいて実線は読出しデータ使用、破線は続出しデータ使
用せずを示している。また、Ｍｌ＠故障、Ｍ２軽故障は
、メモリエクスパンダにてエラー検出可能なエラーを発
生したときであシ、この場合は（Ｂ）、（Ｃ）に示す如
く、正しい系の共有メモリのデータが使用されるので、
何ら影響はない。
０機器が正常時の状態を示し、ＣＰＵ１は内蔵する優先
選択アリラグフロップをオンし、ｌ系共有メモリＭｌの
耽出しデータを使用し、ＣＰＵ２は同じく内蔵する優先
選択７リツプフロツプをオフし、２系共有メモリＭ２の
−出しデータを使用している。ＣＰＵＩは大系業務、Ｃ
ＰＵ２はＢ系桑務を行っておシ、どちらかの業務が存続
できれとシステムダウンにはならないものとする。図に
おいて実線は読出しデータ使用、破線は続出しデータ使
用せずを示している。また、Ｍｌ＠故障、Ｍ２軽故障は
、メモリエクスパンダにてエラー検出可能なエラーを発
生したときであシ、この場合は（Ｂ）、（Ｃ）に示す如
く、正しい系の共有メモリのデータが使用されるので、
何ら影響はない。
また、Ｍｔ重故障、Ｍ２重故障は、メモリエクスパンダ
にてエラー検出不可なエラーを発生したときであシ、こ
の場合、そのデータを使用しているＣＰＵは自己合理性
チェック、相互診断チェック等にて異常検出しダウンす
る。しかし、他系のＣＰＵは重故障を発生したメモリの
データを使用しないのでそれぞれ（Ｄ）、（Ｅ）のごと
く業務を続行することができる。
にてエラー検出不可なエラーを発生したときであシ、こ
の場合、そのデータを使用しているＣＰＵは自己合理性
チェック、相互診断チェック等にて異常検出しダウンす
る。しかし、他系のＣＰＵは重故障を発生したメモリの
データを使用しないのでそれぞれ（Ｄ）、（Ｅ）のごと
く業務を続行することができる。
第１４図は、ＣＰＵ３台で、１台は待機系の場合である
。この場合、共有メモリの軽故障、重故障については第
１３図０ＣＰ０２台のときとほぼ同一であるが、ＣＰＵ
が故障した場合、優先選択フリップフロツブｔプ党グラ
ムにて書換えられるということを利用して次のようなシ
ステム再構成 ゛・・が可能である。今、第１４図（
Ａ）において、ＣＰＵ２が故障にてダウンし九とき、Ｃ
ＰＵａは相互監視にてＣＰＵ２のダウンを検出し、バッ
クアップｔＳ始するが、このとき、ＣＰＵ２が共有メモ
リのどちら側を優先選択していなかを調べ（この情報は
各ＣＰＵのメインメモリ上のＯ８の構成管層テーブルに
格納しておく。）本図の場合、２系共有メ４０１を優先
選択してい九ので、ＣＰ！８自身の優先選択アリツブフ
ロップをオフし、２系共有メ−＠：９Ｍ２のデータを使
用するととによシ第１４図（Ｂ）のごとく故障前と全く
同等のシステム再構成が可能である。ＣＰＵＩ故障時は
、第１４図（Ｃ）のごとくなる。
。この場合、共有メモリの軽故障、重故障については第
１３図０ＣＰ０２台のときとほぼ同一であるが、ＣＰＵ
が故障した場合、優先選択フリップフロツブｔプ党グラ
ムにて書換えられるということを利用して次のようなシ
ステム再構成 ゛・・が可能である。今、第１４図（
Ａ）において、ＣＰＵ２が故障にてダウンし九とき、Ｃ
ＰＵａは相互監視にてＣＰＵ２のダウンを検出し、バッ
クアップｔＳ始するが、このとき、ＣＰＵ２が共有メモ
リのどちら側を優先選択していなかを調べ（この情報は
各ＣＰＵのメインメモリ上のＯ８の構成管層テーブルに
格納しておく。）本図の場合、２系共有メ４０１を優先
選択してい九ので、ＣＰ！８自身の優先選択アリツブフ
ロップをオフし、２系共有メ−＠：９Ｍ２のデータを使
用するととによシ第１４図（Ｂ）のごとく故障前と全く
同等のシステム再構成が可能である。ＣＰＵＩ故障時は
、第１４図（Ｃ）のごとくなる。
嬉１ｓａｉｏは、第１４図（Ａ）ＯＣＰＵ２／つ７のと
きＯ手順を示し九ものである。更に注意深くやるならば
、２系共有メモリＭ２の重故障にてＣＰＵ２がダウンし
たかもしれないので、まず最初は１系共有メモリＭ１の
データを使って一旦システム再構成を行い、共有メモリ
Ｍ２ｔ−診断した後、共有メモリＭ２の内容を使うよう
に切換えることもできる。
きＯ手順を示し九ものである。更に注意深くやるならば
、２系共有メモリＭ２の重故障にてＣＰＵ２がダウンし
たかもしれないので、まず最初は１系共有メモリＭ１の
データを使って一旦システム再構成を行い、共有メモリ
Ｍ２ｔ−診断した後、共有メモリＭ２の内容を使うよう
に切換えることもできる。
第１６図は本発明の他の実施例であり、第５図と異なる
とζろは、プログラムにて書換え可能な両系データオア
方式指定クリップ７０ツブ７０を付加していることであ
る。この両系データオア方式指定アリラグフロップ７０
をオンさせることにより、第３図の従来例と同じく両系
讐正常時は両系データをオアしてＣＰＵへ送出すること
がで自る。ＣＰＵＫてそのデータ音チェックしているの
で両系データが相違するとき、エラー検出し、ストップ
する。使用状況によっては、−ったデータが処理装置内
に取込まれることが非常にまずく、むしろ、処理装置全
てストップの方がよいという状況の場合に適する。
とζろは、プログラムにて書換え可能な両系データオア
方式指定クリップ７０ツブ７０を付加していることであ
る。この両系データオア方式指定アリラグフロップ７０
をオンさせることにより、第３図の従来例と同じく両系
讐正常時は両系データをオアしてＣＰＵへ送出すること
がで自る。ＣＰＵＫてそのデータ音チェックしているの
で両系データが相違するとき、エラー検出し、ストップ
する。使用状況によっては、−ったデータが処理装置内
に取込まれることが非常にまずく、むしろ、処理装置全
てストップの方がよいという状況の場合に適する。
第１７図は本発明の更に他Ｏ実施例である。どちらの共
有メモリのデータを使用するかを決める、メモリエクス
パンダ内の優先選択フリップ７０ツブをスイッチ７ｓＫ
［Ｉ換え良もので６９、スイッチ７３がオンのとき、１
系共有メモ！ｊＭ１ｔ、。
有メモリのデータを使用するかを決める、メモリエクス
パンダ内の優先選択フリップ７０ツブをスイッチ７ｓＫ
［Ｉ換え良もので６９、スイッチ７３がオンのとき、１
系共有メモ！ｊＭ１ｔ、。
オフのとき２系共有メそ！ＪＭ２ｔ−選択する。本スイ
ッチをオペレータの手元に設置すれは、オペレータ０４
１断にて切換えることができる。このように本発明によ
れば、二重化共有メモリの片系にて、データｌｌ！出し
時、エラー検出子゛町のデータＩｌｌが続発しても、全
てのＣＰＵがダウンすることをさけることができる。ま
た、本発＠ｏｉｌｔＬい実施例によれｉｆ、ＣＰＵ故障
のバックアップの際にも、故障前と岡等のシステム構成
をとることができ、システムの信ＩＩ性を大幅に向上さ
せることができる。
ッチをオペレータの手元に設置すれは、オペレータ０４
１断にて切換えることができる。このように本発明によ
れば、二重化共有メモリの片系にて、データｌｌ！出し
時、エラー検出子゛町のデータＩｌｌが続発しても、全
てのＣＰＵがダウンすることをさけることができる。ま
た、本発＠ｏｉｌｔＬい実施例によれｉｆ、ＣＰＵ故障
のバックアップの際にも、故障前と岡等のシステム構成
をとることができ、システムの信ＩＩ性を大幅に向上さ
せることができる。
［１１１０簡単な説明
第ｉｍｌは、本発明の前提となる一般的な二重化共有メ
そ９を含む複数処理装置の全体構成図、第３１ａは、本
発＠０前提となる処理装置内の共有メ峰り接続機構の構
成図、第゛３図、第４図は、第２ｒｘｔｏ両系読出しデ
ータ選択回路の従来例の構成図、第６１図は、両系読出
しデータ選択回路の本発明の実施例図、第６図〜菖１０
図はそれぞれ本Ｊｊｌ明に適用される各部の具体的な実
施例の構成図、第ｔｉｌｌ、第１意図は本発明の動作説
明用タイムチャー）、ｌｌｌ５図〜篇１５１３は本発明
を使用したと亀の制御手順をポリ説明図、第１６図、第
１７図は第５図に対応する本発明の他の実施例図である
。
そ９を含む複数処理装置の全体構成図、第３１ａは、本
発＠０前提となる処理装置内の共有メ峰り接続機構の構
成図、第゛３図、第４図は、第２ｒｘｔｏ両系読出しデ
ータ選択回路の従来例の構成図、第６１図は、両系読出
しデータ選択回路の本発明の実施例図、第６図〜菖１０
図はそれぞれ本Ｊｊｌ明に適用される各部の具体的な実
施例の構成図、第ｔｉｌｌ、第１意図は本発明の動作説
明用タイムチャー）、ｌｌｌ５図〜篇１５１３は本発明
を使用したと亀の制御手順をポリ説明図、第１６図、第
１７図は第５図に対応する本発明の他の実施例図である
。
ｌ・・・二重化共有メモリ、２・・・共有メモリ儒処堀
装置接続機ｌ１１（ボート）、３−・処ｍ装置（ＣＰＵ
）、４・・・処理装置側共有メモリ接続機ａｌｌ（メモ
リエクスパンダ）、５・・・共有メモリ〜処ＩＩ装置閲
インタフェース、１２・・・耽出しデータ選択回路、１
００・・・優先選択７リツプフロツグ。
装置接続機ｌ１１（ボート）、３−・処ｍ装置（ＣＰＵ
）、４・・・処理装置側共有メモリ接続機ａｌｌ（メモ
リエクスパンダ）、５・・・共有メモリ〜処ＩＩ装置閲
インタフェース、１２・・・耽出しデータ選択回路、１
００・・・優先選択７リツプフロツグ。
代理人 弁理士 秋本正実
早 ５ 図
ｓｚ
２ −
ＣＰｃ／ ｔ ＣＰ（／２ ０ＰＵ５Ｃ
Ｆ（／４第 ８ 図 早 ７７ 第 ！３ 国 （Ｃ） （δ
）（Ａ）
Ｆ（／４第 ８ 図 早 ７７ 第 ！３ 国 （Ｃ） （δ
）（Ａ）
Claims (1)
- １、複数ＯｔＳ厘装置と、該複数Ｏ処理装置よｐ共通に
アクセスされる二重化共有メモリとで構成され、各処理
装置がそれぞれ二重化された共有メモリの両系よシデー
タを読み出し、各データの工２−チェックを行い正常デ
ータを処理装置内に取込む二真化共有メモリ制御装置に
おいて、プログラムまたはそＯ他の手段にて変更可能な
記憶手段を冬処場装置内に設け、当該記憶手段のオン・
オフ内容によって、両系データ共正常なときどちらのデ
ータを処ｍ義置内に取込むかを決定し、複数処［Ｉｔｏ
中で一部の処理装置は一方の系の共有メモリＯデータを
取込み、残ｎ ｏｉｓＭＬ装置は他系の共有メモリのデ
ータを取込むようにしたことｔ−特徴とする二重化共有
メモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56112995A JPS5816362A (ja) | 1981-07-21 | 1981-07-21 | 二重化共有メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56112995A JPS5816362A (ja) | 1981-07-21 | 1981-07-21 | 二重化共有メモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5816362A true JPS5816362A (ja) | 1983-01-31 |
| JPS6113266B2 JPS6113266B2 (ja) | 1986-04-12 |
Family
ID=14600782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56112995A Granted JPS5816362A (ja) | 1981-07-21 | 1981-07-21 | 二重化共有メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5816362A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6502167B1 (en) | 1999-03-17 | 2002-12-31 | Hitachi, Ltd. | Duplicated shared memory controller for disk array |
| US6564294B1 (en) | 1999-03-17 | 2003-05-13 | Hitachi, Ltd. | Broadcast system in disk array controller |
-
1981
- 1981-07-21 JP JP56112995A patent/JPS5816362A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6502167B1 (en) | 1999-03-17 | 2002-12-31 | Hitachi, Ltd. | Duplicated shared memory controller for disk array |
| US6564294B1 (en) | 1999-03-17 | 2003-05-13 | Hitachi, Ltd. | Broadcast system in disk array controller |
| US6629204B2 (en) | 1999-03-17 | 2003-09-30 | Hitachi, Ltd. | Disk array controller including a plurality of access paths |
| US6658529B2 (en) | 1999-03-17 | 2003-12-02 | Hitachi, Ltd. | Broadcast system in disk array controller |
| US6925532B2 (en) | 1999-03-17 | 2005-08-02 | Hitachi, Ltd. | Broadcast system in disk array controller |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6113266B2 (ja) | 1986-04-12 |
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