JPS61129918A - 半導体集詰回路装置 - Google Patents
半導体集詰回路装置Info
- Publication number
- JPS61129918A JPS61129918A JP25341384A JP25341384A JPS61129918A JP S61129918 A JPS61129918 A JP S61129918A JP 25341384 A JP25341384 A JP 25341384A JP 25341384 A JP25341384 A JP 25341384A JP S61129918 A JPS61129918 A JP S61129918A
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- JP
- Japan
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- transistor
- emitter
- base
- potential point
- logic signal
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- Bipolar Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路用半導体集積回路装置に関するもので
ある。
ある。
［従来の技術〕
従来の半導体集積回路装置を第２図に示す。第２図にお
いて、１は論理信号が人力される入力端子、２はベース
が入力端子１にエミッタが抵抗器３を介して第１の電位
点４にコレクタが第２の電位点５に接続された入力トラ
ンジスタ、６は陰極が入力トランジスタ２のベースに陽
極が電位点５に接続された人力クランプダイオード、７
はベースが入力トランジスタ２のエミッタにコレクタが
抵抗器８を介して電位点４にエミッタが入力ショットキ
ーバリアダイオード９の陽極に接続された第１のトラン
ジスタとしてのショットキーバリアダイオードクランプ
ドトランジスタ（以下ｒＳＢＤトランジスタ」と略称す
る）、１０はベースがショットキーバリアダイオード９
の陽極にコレクタが抵抗器１１を介して電位点４にエミ
・７タが出力トランジスタ１２のベースに接続された第
２のトランジスタとしてのＳＢＤトランジスタ、１３は
ベース、コレクタがそれぞれ抵抗器１４．１５を介して
出力トランジスタ１２のベースにエミッタが電位点５に
接続されたＳＢＤトランジスタ、１６はベースがＳＢＤ
トランジスタ１０のコレクタにエミッタが抵抗器２３を
介して出力トランジスタ１２のコレクタにコレクタが抵
抗器１８を介して電位点４に接続されたＳＢＤ トラン
ジスタ、１７はベースがＳＢＤ ）ランジスタ１６のエ
ミッタにエミッタが出力トランジスタ１２のコレクタに
コレクタがＳＢＤトランジスタ１６のコレクタに接続さ
れたトランジスタであり、ｓＢＤトランジスタ１６とト
ランジスタ１７とはダーリントン接続がなされている。
いて、１は論理信号が人力される入力端子、２はベース
が入力端子１にエミッタが抵抗器３を介して第１の電位
点４にコレクタが第２の電位点５に接続された入力トラ
ンジスタ、６は陰極が入力トランジスタ２のベースに陽
極が電位点５に接続された人力クランプダイオード、７
はベースが入力トランジスタ２のエミッタにコレクタが
抵抗器８を介して電位点４にエミッタが入力ショットキ
ーバリアダイオード９の陽極に接続された第１のトラン
ジスタとしてのショットキーバリアダイオードクランプ
ドトランジスタ（以下ｒＳＢＤトランジスタ」と略称す
る）、１０はベースがショットキーバリアダイオード９
の陽極にコレクタが抵抗器１１を介して電位点４にエミ
・７タが出力トランジスタ１２のベースに接続された第
２のトランジスタとしてのＳＢＤトランジスタ、１３は
ベース、コレクタがそれぞれ抵抗器１４．１５を介して
出力トランジスタ１２のベースにエミッタが電位点５に
接続されたＳＢＤトランジスタ、１６はベースがＳＢＤ
トランジスタ１０のコレクタにエミッタが抵抗器２３を
介して出力トランジスタ１２のコレクタにコレクタが抵
抗器１８を介して電位点４に接続されたＳＢＤ トラン
ジスタ、１７はベースがＳＢＤ ）ランジスタ１６のエ
ミッタにエミッタが出力トランジスタ１２のコレクタに
コレクタがＳＢＤトランジスタ１６のコレクタに接続さ
れたトランジスタであり、ｓＢＤトランジスタ１６とト
ランジスタ１７とはダーリントン接続がなされている。
これらのＳＢＤ ｌ−ランジスタ、トランジスタ、ダイ
オード、抵抗器等は単一の半導体基板に作り込まれてい
る。
オード、抵抗器等は単一の半導体基板に作り込まれてい
る。
次にこのように構成された半導体集積回路装置の動作に
ついて説明する。入力端子Ｉに論理信号レベルｒＬＪを
加えると入力トランジスタ２のエミッタ・ベース間は、
電位点４から抵抗器３を通して順方向バイアスとなり、
人力トランジスタ２がオンとなりＳＢＤトランジスタ７
はオフとなる。
ついて説明する。入力端子Ｉに論理信号レベルｒＬＪを
加えると入力トランジスタ２のエミッタ・ベース間は、
電位点４から抵抗器３を通して順方向バイアスとなり、
人力トランジスタ２がオンとなりＳＢＤトランジスタ７
はオフとなる。
同様に、ＳＢＤ ｌ−ランジスタ１０，１３．出力トラ
ンジスタ１２もオフとなる。このときｓＢＤトランジス
タ１０のコレクタ電圧は電位点４と同電位になり、ＳＢ
Ｄ Ｉ−ランジスタ１６のベースにベースバイアスが加
わりＳＢＤ ）ランジスタ１６およびトランジスタ１７
がオンとなり、出力端子１９における論理信号レベルは
ｒＨＪとなる。
ンジスタ１２もオフとなる。このときｓＢＤトランジス
タ１０のコレクタ電圧は電位点４と同電位になり、ＳＢ
Ｄ Ｉ−ランジスタ１６のベースにベースバイアスが加
わりＳＢＤ ）ランジスタ１６およびトランジスタ１７
がオンとなり、出力端子１９における論理信号レベルは
ｒＨＪとなる。
入力端子１に入力される論理信号レベルが「Ｌ」からｒ
ＨＪに変化する時、入力トランジスタ２はオフの状態に
向かい、ＳＢＤ ）ランジスタフは電位点４から抵抗器
３を通してベースバイアスが加わりオンの状態に向かう
。しかし、ＳＢＤトランジスタ１０のベース・エミッタ
間に微少電流しか流れない状態の時は、高インピーダン
スと同等の状態を示し、ＳＢＤ ）ランジスタ１６のベ
ースにベースバイアスが加わるので、出力端子１９にお
ける論理信号レベルはｒＨＪのままである。しかし、Ｓ
ＢＤトランジスタ７のベース電圧が、電位点５に対しベ
ース・エミッタ間順方向電圧降下ｖｌｌＥの３倍以上高
くなった時、ＳＢＤ ）ランジスタフ、１０，１３、出
力トランジスタ１２がオンとなり、出力端子１９におけ
る論理信号レベルはｒＬＪとなる。同様に、入力端子ｌ
に入力される論理信号レベルがｒＨＪからｒＬＪに変化
する場合、ＳＢＤトランジスタ７のベース電圧が電位点
５に対しベース・エミッタ間順方向電圧降下■８ｔ（以
下「■１」と記述する）の３倍以下になった時、出力端
子■９における論理信号レベルは「Ｈ」となる。
ＨＪに変化する時、入力トランジスタ２はオフの状態に
向かい、ＳＢＤ ）ランジスタフは電位点４から抵抗器
３を通してベースバイアスが加わりオンの状態に向かう
。しかし、ＳＢＤトランジスタ１０のベース・エミッタ
間に微少電流しか流れない状態の時は、高インピーダン
スと同等の状態を示し、ＳＢＤ ）ランジスタ１６のベ
ースにベースバイアスが加わるので、出力端子１９にお
ける論理信号レベルはｒＨＪのままである。しかし、Ｓ
ＢＤトランジスタ７のベース電圧が、電位点５に対しベ
ース・エミッタ間順方向電圧降下ｖｌｌＥの３倍以上高
くなった時、ＳＢＤ ）ランジスタフ、１０，１３、出
力トランジスタ１２がオンとなり、出力端子１９におけ
る論理信号レベルはｒＬＪとなる。同様に、入力端子ｌ
に入力される論理信号レベルがｒＨＪからｒＬＪに変化
する場合、ＳＢＤトランジスタ７のベース電圧が電位点
５に対しベース・エミッタ間順方向電圧降下■８ｔ（以
下「■１」と記述する）の３倍以下になった時、出力端
子■９における論理信号レベルは「Ｈ」となる。
出力端子１９における論理信号レベルがｒＬＪである時
、信号ラインにノイズがのると、出力端子１９に伝わっ
て出力端子１９における論理信号にアンダーシュートが
おこる。このアンダーシュートが起こった時の電位点５
に対する出力端子１９における論理信号レベル（以下ｒ
ＶｏｏＪという）が出力トランジスタ１２のオフセント
電圧■。ＦＦ（以下Ｉ” Ｖ６ＦＦＪと記述する）以下
になった時、出力トランジスタ１２のベース・コレクタ
は順方１ｉｉｌバイアスとなり、順方向電流が流れ出る
。この状態の時、入力端子Ｉにおける論理信号レベルが
ｒＨＪからｒＬＪに変化した場合、電位点５に対するＳ
ＢＤ トランジスタ７のベース電圧が（３ＶｌｌＥ−Ｖ
ｏ、、＋Ｖ０゜）以下にならないと、出力端子１９にお
ける論理信号レベルはｒＨＪとならない。
、信号ラインにノイズがのると、出力端子１９に伝わっ
て出力端子１９における論理信号にアンダーシュートが
おこる。このアンダーシュートが起こった時の電位点５
に対する出力端子１９における論理信号レベル（以下ｒ
ＶｏｏＪという）が出力トランジスタ１２のオフセント
電圧■。ＦＦ（以下Ｉ” Ｖ６ＦＦＪと記述する）以下
になった時、出力トランジスタ１２のベース・コレクタ
は順方１ｉｉｌバイアスとなり、順方向電流が流れ出る
。この状態の時、入力端子Ｉにおける論理信号レベルが
ｒＨＪからｒＬＪに変化した場合、電位点５に対するＳ
ＢＤ トランジスタ７のベース電圧が（３ＶｌｌＥ−Ｖ
ｏ、、＋Ｖ０゜）以下にならないと、出力端子１９にお
ける論理信号レベルはｒＨＪとならない。
このように、出力端子１９における論理信号レベルがｒ
ＬＪＯ時、信号ラインにのったノイズにより出力端子１
９における論理信号がアンダーシュートを起こすと、出
力端子１９における論理信号レベルがｒＬＪからｒＨＪ
に切り替わる時間が正常動作時より長くなり、他の素子
を駆動する場合に誤動作の原因となる。
ＬＪＯ時、信号ラインにのったノイズにより出力端子１
９における論理信号がアンダーシュートを起こすと、出
力端子１９における論理信号レベルがｒＬＪからｒＨＪ
に切り替わる時間が正常動作時より長くなり、他の素子
を駆動する場合に誤動作の原因となる。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、出力端子１９における論理信号
のアンダーシュートに対するマージンの大きい半導体集
積回路装置を提供することにある。
の目的とするところは、出力端子１９における論理信号
のアンダーシュートに対するマージンの大きい半導体集
積回路装置を提供することにある。
このような目的を達成するために本発明は、エミッタが
第１のダイオードを介して第２の電位点に接続されベー
スが第２のダイオードを介して第１の電位点に接続され
コレクタが第１のトランジスタのエミッタに抵抗器を介
して接続された第３のトランジスタと、コレクタおよび
エミッタがこの第３のトランジスタのベースおよびエミ
ッタに接続されベースが第１のトランジスタのエミッタ
に抵抗器を介して接続された第４のトランジスタとを設
けるようにしたものである。
第１のダイオードを介して第２の電位点に接続されベー
スが第２のダイオードを介して第１の電位点に接続され
コレクタが第１のトランジスタのエミッタに抵抗器を介
して接続された第３のトランジスタと、コレクタおよび
エミッタがこの第３のトランジスタのベースおよびエミ
ッタに接続されベースが第１のトランジスタのエミッタ
に抵抗器を介して接続された第４のトランジスタとを設
けるようにしたものである。
本発明においては、第１のトランジスタのベース・エミ
ッタ間を流れる電流が多く、入力スレッショルド電圧が
高い。
ッタ間を流れる電流が多く、入力スレッショルド電圧が
高い。
本発明に係わる半導体集積回路装置の一実施例を第１図
に示す。第１図において、２４はベースが電源供給のた
めの第２のダイオードとしてのダイオード２６と抵抗器
２７の直列回路を介して電位点４に接続されエミッタが
順方向電圧降下を利用するための第１のダイオードとし
てのダイオード２５を介して電位点５に接続されコレク
タが抵抗器２９を介してトランジスタ１０のベースに接
続された第３のトランジスタとしてのショットキーバリ
アダイオードクランプドトランジスタ、３０はベースが
抵抗器２８を介してトランジスタ１０のベースに接続さ
れエミッタおよびコレクタがトランジスタ２４のエミッ
タおよびベースに接続された第４のトランジスタとして
のショットキーバリアダイオードクランプドトランジス
タである。
に示す。第１図において、２４はベースが電源供給のた
めの第２のダイオードとしてのダイオード２６と抵抗器
２７の直列回路を介して電位点４に接続されエミッタが
順方向電圧降下を利用するための第１のダイオードとし
てのダイオード２５を介して電位点５に接続されコレク
タが抵抗器２９を介してトランジスタ１０のベースに接
続された第３のトランジスタとしてのショットキーバリ
アダイオードクランプドトランジスタ、３０はベースが
抵抗器２８を介してトランジスタ１０のベースに接続さ
れエミッタおよびコレクタがトランジスタ２４のエミッ
タおよびベースに接続された第４のトランジスタとして
のショットキーバリアダイオードクランプドトランジス
タである。
第１図において第２図と同一部分又は相当部分には同一
符号が付しである。
符号が付しである。
次にこのように構成された装置の動作について説明する
。入力端子１にレベルｒＨＪの論理信号が入力され出力
端子１９における論理信号レベルがｒＬＪである時、入
力トランジスタ２はオフ、ＳＢＤ ｌ−ランジスタフ、
１０，１３，３０．出力トランジスタ１２はオンしてい
る。この状態で、出力端子１９における論理信号がノイ
ズの影響でアンダーシュートし、ＳＢＤトランジスタＩ
Ｏの電位点５に対するベース電圧Ｖ８（１゜）が（トラ
ンジスタ１０のペースエミッタ順方向電圧降下Ｖｌｔ＋
ダイオード２５の順方向電圧降下Ｖ Ｆ （２５） ）
以下になると、ＳＢＤ ｌ−ランジスタ３０がオフしＳ
ＢＤトランジスタ２４がオンしてＳＢＤトランジスタ１
０のベース電流を引くことで電位点５に対するベース電
圧ＶＢ（＋。、を低下させる。しかし入力端子１におけ
る論理信号レベルがｒＨＪであれば、出力トランジスタ
１２はオンのままである。
。入力端子１にレベルｒＨＪの論理信号が入力され出力
端子１９における論理信号レベルがｒＬＪである時、入
力トランジスタ２はオフ、ＳＢＤ ｌ−ランジスタフ、
１０，１３，３０．出力トランジスタ１２はオンしてい
る。この状態で、出力端子１９における論理信号がノイ
ズの影響でアンダーシュートし、ＳＢＤトランジスタＩ
Ｏの電位点５に対するベース電圧Ｖ８（１゜）が（トラ
ンジスタ１０のペースエミッタ順方向電圧降下Ｖｌｔ＋
ダイオード２５の順方向電圧降下Ｖ Ｆ （２５） ）
以下になると、ＳＢＤ ｌ−ランジスタ３０がオフしＳ
ＢＤトランジスタ２４がオンしてＳＢＤトランジスタ１
０のベース電流を引くことで電位点５に対するベース電
圧ＶＢ（＋。、を低下させる。しかし入力端子１におけ
る論理信号レベルがｒＨＪであれば、出力トランジスタ
１２はオンのままである。
この時、入力端子１における論理信号レベルが「Ｈ」か
らｒＬＪに変化しＳＢＤ ）ランジスタフのベース電圧
が電位点５に対しく３Ｖａｖ−Ｖ。ＦＦ＋Ｖｏｏ）以下
になると、出力端子１９における論理信号レベルはｒＨ
Ｊとなる。ＳＢＤ ｌ−ランジスタフのベースエミッタ
順方向電圧降下をＶ Ｉｆ ＋？）、ＳＢＤ ）ランジ
スタ１０のペースエミッタ順方向電圧降下をＶ ＢＥ
（Ｉ Ｏ）、ＳＢＤトランジスタ１２のペースエミッタ
順方向電圧降下をＶ ＢＥ （＋□、とすれば、 （３ＶＩＩ！ ＶＯＦＦ”ＶＯＯ） ＝Ｖ１１！＋？
ｌ＋Ｖｌｌ！ｆ＋０１＋（Ｖｍｔ（、ｚ＋ ＶＯＦＦ
） ＋Ｖｏ。
らｒＬＪに変化しＳＢＤ ）ランジスタフのベース電圧
が電位点５に対しく３Ｖａｖ−Ｖ。ＦＦ＋Ｖｏｏ）以下
になると、出力端子１９における論理信号レベルはｒＨ
Ｊとなる。ＳＢＤ ｌ−ランジスタフのベースエミッタ
順方向電圧降下をＶ Ｉｆ ＋？）、ＳＢＤ ）ランジ
スタ１０のペースエミッタ順方向電圧降下をＶ ＢＥ
（Ｉ Ｏ）、ＳＢＤトランジスタ１２のペースエミッタ
順方向電圧降下をＶ ＢＥ （＋□、とすれば、 （３ＶＩＩ！ ＶＯＦＦ”ＶＯＯ） ＝Ｖ１１！＋？
ｌ＋Ｖｌｌ！ｆ＋０１＋（Ｖｍｔ（、ｚ＋ ＶＯＦＦ
） ＋Ｖｏ。
となる。
上記の式について従来例と比較すると、同等のＶＯＯの
場合におけるＳＢＤトランジスタ１０に流れ込むベース
電流は、本実施例の場合と従来例の場合とで等しい。し
かし本実施例においては、ＳＢＤＩ−ランジスタ２４が
オンしているので、ＳＢＤトランジスタ７のベース・エ
ミッタ間を流れる電流が多い。したがって本実施例は、
従来例に比べ、ＳＢＤトランリスタフのベースエミッタ
順方向電圧降下Ｖ ＩＩＩ （？）が大きく入カスレソ
ショルド電圧が高い。すなわち、入力端子１における論
理信号レベルが同一の場合、従来例に比較して■。０に
対するマージンが大きい。
場合におけるＳＢＤトランジスタ１０に流れ込むベース
電流は、本実施例の場合と従来例の場合とで等しい。し
かし本実施例においては、ＳＢＤＩ−ランジスタ２４が
オンしているので、ＳＢＤトランジスタ７のベース・エ
ミッタ間を流れる電流が多い。したがって本実施例は、
従来例に比べ、ＳＢＤトランリスタフのベースエミッタ
順方向電圧降下Ｖ ＩＩＩ （？）が大きく入カスレソ
ショルド電圧が高い。すなわち、入力端子１における論
理信号レベルが同一の場合、従来例に比較して■。０に
対するマージンが大きい。
なお本実施例においてはインバータ回路について説明し
たが、ＡＮＤ回路であってもよく、本実施例と同様に抵
抗値を適当に選ぶことにより同様の効果を奏する。
たが、ＡＮＤ回路であってもよく、本実施例と同様に抵
抗値を適当に選ぶことにより同様の効果を奏する。
以上説明したように本発明は、第３のトランジスタと第
４のトランジスタとを設けることにより、第１のトラン
ジスタのベース・エミッタ間を流れる電流が多くなり入
力スレソショルド電圧も高くなるので、信号ラインのノ
イズによる論理信号のアンダーシュート電圧とのマージ
ンが大きくなり、出力論理信号のｒＬＪからｒＨＪへの
切替時間が正常動作時と差がなくなることにより、誤動
作を防止できる効果がある。
４のトランジスタとを設けることにより、第１のトラン
ジスタのベース・エミッタ間を流れる電流が多くなり入
力スレソショルド電圧も高くなるので、信号ラインのノ
イズによる論理信号のアンダーシュート電圧とのマージ
ンが大きくなり、出力論理信号のｒＬＪからｒＨＪへの
切替時間が正常動作時と差がなくなることにより、誤動
作を防止できる効果がある。
第１図は本発明に係わる半導体集積回路装置の一実施例
を示す回路図、第２図は従来の半導体集積回路装置を示
す回路図である。 ■・・・・入力端子、２・・・・入力トランジスタ、３
，８，１１，１４，１５，１８．２３゜２７．２８．２
９・・・・抵抗器、４．５・・・・電位点、６・・・・
人力クランプダイオード、？、 １０． １３． １
６，２４．３０ ・ ・ ・ ・ショットキーバリアダ
イオードクランプドトランジスタ、９・・・・入力ショ
ットキーバリアダイオード、１２・・・・出力トランジ
スタ、１７・・・・トランジスタ、１９・・・・出力端
子、２５・・・・ＰＮダイオード、２６・・・・シッッ
トキーバリアダイオード。
を示す回路図、第２図は従来の半導体集積回路装置を示
す回路図である。 ■・・・・入力端子、２・・・・入力トランジスタ、３
，８，１１，１４，１５，１８．２３゜２７．２８．２
９・・・・抵抗器、４．５・・・・電位点、６・・・・
人力クランプダイオード、？、 １０． １３． １
６，２４．３０ ・ ・ ・ ・ショットキーバリアダ
イオードクランプドトランジスタ、９・・・・入力ショ
ットキーバリアダイオード、１２・・・・出力トランジ
スタ、１７・・・・トランジスタ、１９・・・・出力端
子、２５・・・・ＰＮダイオード、２６・・・・シッッ
トキーバリアダイオード。
Claims (3)
- （１）第１電位点と第２電位点とから電源を供給され入
力される論理信号のレベルによりオン・オフ動作をする
入力トランジスタと、この入力トランジスタのオンおよ
びオフによりオフおよびオン動作をする第１のトランジ
スタと、エミッタが論理信号を出力する出力トランジス
タのベースに接続されベースが前記第１のトランジスタ
のエミッタに接続され前記第１のトランジスタのオンお
よびオフによりオンおよびオフする第２のトランジスタ
とを有する半導体集積回路装置において、エミッタが順
方向電圧降下を利用するための第１のダイオードを介し
て第２の電位点に接続されベースが電源供給のための第
２のダイオードを介して第１の電位点に接続されコレク
タが前記第１のトランジスタのエミッタに抵抗器を介し
て接続された第３のトランジスタと、コレクタおよびエ
ミッタがこの第３のトランジスタのベースおよびエミッ
タに接続されベースが前記第１のトランジスタのエミッ
タに抵抗器を介して接続された第４のトランジスタとを
備えたことを特徴とする半導体集積回路装置。 - （２）第２のトランジスタと第３のトランジスタと第４
のトランジスタと出力トランジスタとは、ショットキー
バリアダイオードクランプドＮＰＮトランジスタである
ことを特徴とする特許請求の範囲第１項記載の半導体集
積回路装置。 - （３）第２のダイオードは、直列に接続された抵抗器を
有することを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25341384A JPS61129918A (ja) | 1984-11-28 | 1984-11-28 | 半導体集詰回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25341384A JPS61129918A (ja) | 1984-11-28 | 1984-11-28 | 半導体集詰回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61129918A true JPS61129918A (ja) | 1986-06-17 |
Family
ID=17251039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25341384A Pending JPS61129918A (ja) | 1984-11-28 | 1984-11-28 | 半導体集詰回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61129918A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5021687A (en) * | 1990-02-01 | 1991-06-04 | National Semiconductor Corporation | High speed inverting hysteresis TTL buffer circuit |
-
1984
- 1984-11-28 JP JP25341384A patent/JPS61129918A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5021687A (en) * | 1990-02-01 | 1991-06-04 | National Semiconductor Corporation | High speed inverting hysteresis TTL buffer circuit |
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