JPH0422369B2 - - Google Patents
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- JPH0422369B2 JPH0422369B2 JP20333584A JP20333584A JPH0422369B2 JP H0422369 B2 JPH0422369 B2 JP H0422369B2 JP 20333584 A JP20333584 A JP 20333584A JP 20333584 A JP20333584 A JP 20333584A JP H0422369 B2 JPH0422369 B2 JP H0422369B2
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- Japan
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- sample
- circuit
- output
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、アナログ信号を高速かつ高分解能
で、デイジタル信号に変換するＡ／Ｄ変換器に関
し、更に詳しくは、量子化と量子化減算を繰り返
して、高分解能を得るＡ／Ｄ変換器に関する。
で、デイジタル信号に変換するＡ／Ｄ変換器に関
し、更に詳しくは、量子化と量子化減算を繰り返
して、高分解能を得るＡ／Ｄ変換器に関する。
（従来の技術）
第４図は、従来のこの種のＡ／Ｄ変換器の一例
を示す接続図である。入力端子１に印加される入
力電圧Vinは、入力抵抗Rin、増幅器AMP、増幅
器AMPの帰還回路に接続されるサンプルホール
ド回路SH１、抵抗１６Ｒで構成された反転増幅
器２により、逐次比較動作を行なう。
を示す接続図である。入力端子１に印加される入
力電圧Vinは、入力抵抗Rin、増幅器AMP、増幅
器AMPの帰還回路に接続されるサンプルホール
ド回路SH１、抵抗１６Ｒで構成された反転増幅
器２により、逐次比較動作を行なう。
この結果、入力電圧Vinに対応した入力電流
（Vin／Rin）と、抵抗ｒ〜１６ｒ及びスイツチで
構成されたＤ／Ａ変換器３の出力電流との差に対
応する出力電圧を、サンプルホールド回路SH１
の出力として得る。このサンプルホールド回路
SH１の出力電圧を、スイツチＳ１を開くこそに
よりホールドした後、このホールド電圧を、抵抗
Ｒ、増幅器AMP、サンプルホールド回路SH２、
抵抗１６Ｒで構成される反転増幅器２に入力し、
前記と同様の逐次比較動作を行ない、サンプルホ
ールド回路SH２の出力電圧をホールドする。同
様の動作を繰り返すことによつて、±4bitの量子
化と、減算、16倍の増幅を繰り返して、高分解能
のデイジタル信号を得るものである。
（Vin／Rin）と、抵抗ｒ〜１６ｒ及びスイツチで
構成されたＤ／Ａ変換器３の出力電流との差に対
応する出力電圧を、サンプルホールド回路SH１
の出力として得る。このサンプルホールド回路
SH１の出力電圧を、スイツチＳ１を開くこそに
よりホールドした後、このホールド電圧を、抵抗
Ｒ、増幅器AMP、サンプルホールド回路SH２、
抵抗１６Ｒで構成される反転増幅器２に入力し、
前記と同様の逐次比較動作を行ない、サンプルホ
ールド回路SH２の出力電圧をホールドする。同
様の動作を繰り返すことによつて、±4bitの量子
化と、減算、16倍の増幅を繰り返して、高分解能
のデイジタル信号を得るものである。
（発明が解決しようとする問題）
このような構成の従来のＡ／Ｄ変換器において
は、Ａ／Ｄ変換に要する時間が、反転増幅器２を
構成しているスイツチＳ１，Ｓ２、サンプルホー
ルド回路SH１，SH２、スイツチSe１，Se４で
形成されるループにおける各ループの切り替え時
の整定時間や、逐次比較動作の完了するのに必要
な時間で制約を受け、このため高速Ａ／Ｄ変換を
行なう上で問題があつた。
は、Ａ／Ｄ変換に要する時間が、反転増幅器２を
構成しているスイツチＳ１，Ｓ２、サンプルホー
ルド回路SH１，SH２、スイツチSe１，Se４で
形成されるループにおける各ループの切り替え時
の整定時間や、逐次比較動作の完了するのに必要
な時間で制約を受け、このため高速Ａ／Ｄ変換を
行なう上で問題があつた。
本発明は、このような従来技術における問題点
に鑑みてなされたもので、その目的は、高速かつ
高分解能なＡ／Ｄ変換器を簡単な構成で実現しよ
うとするものである。
に鑑みてなされたもので、その目的は、高速かつ
高分解能なＡ／Ｄ変換器を簡単な構成で実現しよ
うとするものである。
（問題点を解決するための手段）
このような問題点を解決する本発明は、入力信
号をサンプルホールドする第１のサンプルホール
ド回路、この第１のサンプルホールド回路の出力
信号をサンプルホールドしその出力をスイツチを
介して前記第１のサンプルホールド回路の入力側
に与える第２のサンプルホールド回路、前記第
１、第２のサンプルホールド回路の入力端と出力
端間にそれぞれ等しい値の抵抗Ｒを介して直列に
接続された帰還抵抗Rf，Rf、この帰還抵抗を介
して得られる前記第１、第２のサンプルホールド
回路の出力を量子化する量子化手段、この量子化
手段の出力に応じたアナログ信号を得るＤ／Ａ変
換手段、このＤ／Ａ変換手段の出力を前記第１、
第２のサンプルホールド回路の入力側に与えて量
子化減算を行う回路手段を備え、量子化と量子化
減算とを所定回数繰り返してデイジタル信号を得
るようにしたことを特徴とするものである。
号をサンプルホールドする第１のサンプルホール
ド回路、この第１のサンプルホールド回路の出力
信号をサンプルホールドしその出力をスイツチを
介して前記第１のサンプルホールド回路の入力側
に与える第２のサンプルホールド回路、前記第
１、第２のサンプルホールド回路の入力端と出力
端間にそれぞれ等しい値の抵抗Ｒを介して直列に
接続された帰還抵抗Rf，Rf、この帰還抵抗を介
して得られる前記第１、第２のサンプルホールド
回路の出力を量子化する量子化手段、この量子化
手段の出力に応じたアナログ信号を得るＤ／Ａ変
換手段、このＤ／Ａ変換手段の出力を前記第１、
第２のサンプルホールド回路の入力側に与えて量
子化減算を行う回路手段を備え、量子化と量子化
減算とを所定回数繰り返してデイジタル信号を得
るようにしたことを特徴とするものである。
（実施例）
以下、本発明の実施例を図面を用いて詳細に説
明する。第１図は、本発明に係るＡ／Ｄ変換器の
一例を示す構成接続図である。図において、１は
入力信号Vinが印加される入力端子、Rinは入力
抵抗、Ｒは第１の抵抗、SH１は入力抵抗Rin及
び第１の抵抗Ｒを介して入力信号Vinをサンプル
ホールドする第１のサンプルホールド回路で、ア
ンプAMP１、スイツチSW１、ホールド用コン
デンサＣ１及び出力バツフアアンプAMP２で構
成されている。SH２は第１のサンプルホールド
回路SH１の出力Vsh1を第２の抵抗Ｒを介して入
力する第２のサンプルホールド回路で、アンプ
AMP３、スイツチSW２、ホールド用コンデン
サＣ２及び出力バツフアアンプAMP４で構成さ
れている。この第２のサンプルホールド回路SH
２の出力Vsh２は、スイツチSin及び抵抗Ｒを介
して第１のサンプルホールド回路SH１の入力端
に与えられる。
明する。第１図は、本発明に係るＡ／Ｄ変換器の
一例を示す構成接続図である。図において、１は
入力信号Vinが印加される入力端子、Rinは入力
抵抗、Ｒは第１の抵抗、SH１は入力抵抗Rin及
び第１の抵抗Ｒを介して入力信号Vinをサンプル
ホールドする第１のサンプルホールド回路で、ア
ンプAMP１、スイツチSW１、ホールド用コン
デンサＣ１及び出力バツフアアンプAMP２で構
成されている。SH２は第１のサンプルホールド
回路SH１の出力Vsh1を第２の抵抗Ｒを介して入
力する第２のサンプルホールド回路で、アンプ
AMP３、スイツチSW２、ホールド用コンデン
サＣ２及び出力バツフアアンプAMP４で構成さ
れている。この第２のサンプルホールド回路SH
２の出力Vsh２は、スイツチSin及び抵抗Ｒを介
して第１のサンプルホールド回路SH１の入力端
に与えられる。
Rfはいずれも第１、第２のサンプルホールド
回路SH１，SH２の入力端と出力端間に、それぞ
れ等しい値の抵抗Ｒを介して直列に接続された２
個の帰還抵抗である。
回路SH１，SH２の入力端と出力端間に、それぞ
れ等しい値の抵抗Ｒを介して直列に接続された２
個の帰還抵抗である。
２は２個の帰還抵抗Rfの共通接続点から得ら
れる第１、第２のサンプルホールド回路SH１，
SH２の出力VCを入力信号とし、これを量子化す
る量子化手段である。この量子化手段２は、ここ
では、正、負極性の基準電圧±VR、この基準電
圧±VRを分圧する2n（ｎは任意の整数で、この例
ではｎは３）個の等しい抵抗RD、分圧された各
参照電圧とサンプルホールド回路SH１，SH２の
出力VCとを比較する2n＋１（ここでは９個）のコ
ンパレータCMP１〜CMP９及び各コンパレータ
の出力をラツチするフリツプフロツプFF１〜FF
９で構成されている。
れる第１、第２のサンプルホールド回路SH１，
SH２の出力VCを入力信号とし、これを量子化す
る量子化手段である。この量子化手段２は、ここ
では、正、負極性の基準電圧±VR、この基準電
圧±VRを分圧する2n（ｎは任意の整数で、この例
ではｎは３）個の等しい抵抗RD、分圧された各
参照電圧とサンプルホールド回路SH１，SH２の
出力VCとを比較する2n＋１（ここでは９個）のコ
ンパレータCMP１〜CMP９及び各コンパレータ
の出力をラツチするフリツプフロツプFF１〜FF
９で構成されている。
３は量子化手段２の出力に応じてアナログ信号
を得るＤ／Ａ変換手段で、量子化手段２における
各フリツプフロツプ回路FF１〜FF９からの信号
（Q0〜Ｑ±4）を入力する制御論理回路３０によ
つて駆動され、各参照電圧をスイツチして取り出
すスイツチSD１〜SD９と、これらの各スイツチ
を介して取り出された信号をそれぞれ共通にして
入力するアンプAMPd１，AMPd２とで構成さ
れ、各アンプの出力は、制御論理回路３０によつ
て駆動されるスイツチSd１，Sd２及び抵抗RSを
介して第１又は第２のサンプルホールド回路SH
１又はSH２の入力側に与えられる。
を得るＤ／Ａ変換手段で、量子化手段２における
各フリツプフロツプ回路FF１〜FF９からの信号
（Q0〜Ｑ±4）を入力する制御論理回路３０によ
つて駆動され、各参照電圧をスイツチして取り出
すスイツチSD１〜SD９と、これらの各スイツチ
を介して取り出された信号をそれぞれ共通にして
入力するアンプAMPd１，AMPd２とで構成さ
れ、各アンプの出力は、制御論理回路３０によつ
て駆動されるスイツチSd１，Sd２及び抵抗RSを
介して第１又は第２のサンプルホールド回路SH
１又はSH２の入力側に与えられる。
制御論理回路３０は、Ｄ／Ａ変換手段３内の各
スイツチの他、第１、第２のサンプルホールド回
路内のスイツチSW１〜SW２やSin等の駆動も制
御する。
スイツチの他、第１、第２のサンプルホールド回
路内のスイツチSW１〜SW２やSin等の駆動も制
御する。
このように構成した装置の動作を次に第２図の
動作説明図を参照しながら説明する。ここでは、
±2Bitの量子化手段を用いた場合を想定する。
動作説明図を参照しながら説明する。ここでは、
±2Bitの量子化手段を用いた場合を想定する。
制御論理回路３０は、これに与えられるＡ／Ｄ
変換開始指令（Start Conv）によつて、まず、
第１のサンプルホールド回路SH１のスイツチ
SW１を閉じる。他のスイツチは全て開とする。
これにより、第１のサンプルホールド回路SH１
は、入力信号Vinを入力抵抗Rin、抵抗Ｒを介し
てサンプルホールドし、出力端に(1)式で示される
信号Vsh1を出力する。
変換開始指令（Start Conv）によつて、まず、
第１のサンプルホールド回路SH１のスイツチ
SW１を閉じる。他のスイツチは全て開とする。
これにより、第１のサンプルホールド回路SH１
は、入力信号Vinを入力抵抗Rin、抵抗Ｒを介し
てサンプルホールドし、出力端に(1)式で示される
信号Vsh1を出力する。
Vsh1＝−（2Rf＋Ｒ）・Vin／（Rin＋Ｒ） (1)
この時、帰還抵抗Rfの共通接続点からは、(2)
式で示される信号VCが出力される。
式で示される信号VCが出力される。
VC＝−Rf・Vin／（Rin＋Ｒ） (2)
(2)式で示される信号VCは、量子化手段２の各
コンパレータCMP１〜CMP９に印加され、各参
照電圧±ｎ・VR／４（ｎは０〜４）と比較され
量子化される。制御論理回路３０は、この量子化
出力を入力し、Ｑ±ｎが切り替つている所を見
て、Ｄ／Ａ変換手段３内のスイツチSD１〜SD９
のうちの１つのスイツチを閉じ、同時にスイツチ
Sd１を閉じる。このＤ／Ａ変換手段３の出力は、
抵抗RSを介して第１のサンプルホールド回路SH
１の入力側に、量子化減算のために与えられる。
この結果、第１のサンプルホールド回路SH１の
出力信号Vsh1は、(3)式の通りとなる。
コンパレータCMP１〜CMP９に印加され、各参
照電圧±ｎ・VR／４（ｎは０〜４）と比較され
量子化される。制御論理回路３０は、この量子化
出力を入力し、Ｑ±ｎが切り替つている所を見
て、Ｄ／Ａ変換手段３内のスイツチSD１〜SD９
のうちの１つのスイツチを閉じ、同時にスイツチ
Sd１を閉じる。このＤ／Ａ変換手段３の出力は、
抵抗RSを介して第１のサンプルホールド回路SH
１の入力側に、量子化減算のために与えられる。
この結果、第１のサンプルホールド回路SH１の
出力信号Vsh1は、(3)式の通りとなる。
Vsh1＝−（2Rf＋Ｒ）・Vin／（Rin＋Ｒ）
＋（2Rf＋Ｒ）・（n1・VR／４）／RS (3)
ここで、第１のサンプルホールド回路SH１の
スイツチSW１を開き、そのセトリング時間を経
過した後に、第２のサンプルホールド回路SH２
におけるスイツチSinと、スイツチSW２を閉じ、
他の全てのスイツチを開とする。以後、スイツチ
Sinは閉じたままとする。いま、Rf＝（3/2）・Ｒ、
RS＝Rfとすると、第２のサンプルホールド回路
SH２の出力信号Vsh2は、(4)式の通りとなる。
スイツチSW１を開き、そのセトリング時間を経
過した後に、第２のサンプルホールド回路SH２
におけるスイツチSinと、スイツチSW２を閉じ、
他の全てのスイツチを開とする。以後、スイツチ
Sinは閉じたままとする。いま、Rf＝（3/2）・Ｒ、
RS＝Rfとすると、第２のサンプルホールド回路
SH２の出力信号Vsh2は、(4)式の通りとなる。
Vsh2＝−４×｛Ｒ・Vin／（Rin＋Ｒ）
−n1・VR／６｝(4) 前記と同様にして、帰還抵抗Rfの共通接続点
からの信号VCを量子化手段２で量子化し、スイ
ツチSD１〜SD９のうちの１つをこの量子化値に
応じて閉じ、スイツチSd２を閉じて、第２のサ
ンプルホールド回路SH２の入力側に、量子化減
算のために与える。この結果、第２のサンプルホ
ールド回路SH２の出力Vsh2は、(5)式の通りとな
る。
−n1・VR／６｝(4) 前記と同様にして、帰還抵抗Rfの共通接続点
からの信号VCを量子化手段２で量子化し、スイ
ツチSD１〜SD９のうちの１つをこの量子化値に
応じて閉じ、スイツチSd２を閉じて、第２のサ
ンプルホールド回路SH２の入力側に、量子化減
算のために与える。この結果、第２のサンプルホ
ールド回路SH２の出力Vsh2は、(5)式の通りとな
る。
Vsh2＝−４×［−４×｛Ｒ・Vin／（Rin＋Ｒ）
−n1・VR／６｝−n2・VR／６］(5) 以上の動作を例えばｍ回繰り返すと、第２のサ
ンプルホールド回路SH２の出力信号（第１のサ
ンプルホールド回路SH１の入力信号に対応）
Vshmは、(6)式の通りとなる。
−n1・VR／６｝−n2・VR／６］(5) 以上の動作を例えばｍ回繰り返すと、第２のサ
ンプルホールド回路SH２の出力信号（第１のサ
ンプルホールド回路SH１の入力信号に対応）
Vshmは、(6)式の通りとなる。
Vshm＝（−４）m（Ｒ・Vin／（Rin＋Ｒ）−（−４）m
・n1・VR／６−（−４）m-1・n2・VR／６…… −（−４）m-K・nk・VR／６……−（−４）nm・VR
／６(6) ここで、量子化した結果が、nm＋１であれば、
量子化誤差をδとすると、(7)式の関係が成り立
つ。
・n1・VR／６−（−４）m-1・n2・VR／６…… −（−４）m-K・nk・VR／６……−（−４）nm・VR
／６(6) ここで、量子化した結果が、nm＋１であれば、
量子化誤差をδとすると、(7)式の関係が成り立
つ。
Vshm＝nm＋１・VR／６＋δ (7)
（０≦δ≦VR／６）
従つて、n1…nm＋１により、(8)式に示す通り
入力信号Vinが量子化される。
入力信号Vinが量子化される。
Vin＝（Rin＋Ｒ）・｛（VR／６）／Ｒ｝・［n1＋n2／
（−４）＋n3／（−４）2＋…… ＋nm／（−４）m-1＋nm＋１（−４）m＋δ・｛（１
／（VR／６）｝／（−４）m｝(8) 第３図は、本発明に係るＡ／Ｄ変換器の他の実
施例を示す接続図である。この実施例において
は、量子化手段を、帰還抵抗Rfの共通接続点か
らの信号VCと零レベルとを比較するコンパレー
タCMPと、制御論理回路３０内に設けた逐次比
較レジスタ３１とで構成するとともに、量子化し
た信号をＤ／Ａ変換器３、スイツチSd１，Sd２
を介して、第１、第２のサンプルホールド回路
SH１，SH２の入力側に与えるようにしたもので
ある。
（−４）＋n3／（−４）2＋…… ＋nm／（−４）m-1＋nm＋１（−４）m＋δ・｛（１
／（VR／６）｝／（−４）m｝(8) 第３図は、本発明に係るＡ／Ｄ変換器の他の実
施例を示す接続図である。この実施例において
は、量子化手段を、帰還抵抗Rfの共通接続点か
らの信号VCと零レベルとを比較するコンパレー
タCMPと、制御論理回路３０内に設けた逐次比
較レジスタ３１とで構成するとともに、量子化し
た信号をＤ／Ａ変換器３、スイツチSd１，Sd２
を介して、第１、第２のサンプルホールド回路
SH１，SH２の入力側に与えるようにしたもので
ある。
逐次比較方式によつて量子化された量子化値
は、Ｄ／Ａ変換器３を介して、第１のサンプルホ
ールド回路SH１の入力側に与えられ、ここで、
量子化値と入力信号Vinの差信号をホールドす
る。以下、第２のサンプルホールド回路SH２を
トラツクモードとし、第１のサンプルホールド回
路SH１にホールドされた差信号に対し、第１図
のものと同様にして量子化減算を繰り返し、デイ
ジタル信号を得る。
は、Ｄ／Ａ変換器３を介して、第１のサンプルホ
ールド回路SH１の入力側に与えられ、ここで、
量子化値と入力信号Vinの差信号をホールドす
る。以下、第２のサンプルホールド回路SH２を
トラツクモードとし、第１のサンプルホールド回
路SH１にホールドされた差信号に対し、第１図
のものと同様にして量子化減算を繰り返し、デイ
ジタル信号を得る。
（発明の効果）
以上説明したように、本発明は、２つのサンプ
ルホールド回路を用いるもので、高速かつ高分解
能なＡ／Ｄ変換器を簡単な構成で実現できる。
ルホールド回路を用いるもので、高速かつ高分解
能なＡ／Ｄ変換器を簡単な構成で実現できる。
第１図は本発明に係る装置の一例を示す接続
図、第２図はその動作を示す動作説明図、第３図
は本発明の他の実施例を示す接続図、第４図は従
来装置の接続図である。 １……入力端子、２……量子化手段、３……
Ｄ／Ａ変換手段、３０……制御論理回路、SH１
……第１のサンプルホールド回路、SH２……第
２のサンプルホールド回路。
図、第２図はその動作を示す動作説明図、第３図
は本発明の他の実施例を示す接続図、第４図は従
来装置の接続図である。 １……入力端子、２……量子化手段、３……
Ｄ／Ａ変換手段、３０……制御論理回路、SH１
……第１のサンプルホールド回路、SH２……第
２のサンプルホールド回路。
Claims (1)
- 【特許請求の範囲】 １ 入力抵抗と第１の抵抗の直列接続回路を経由
して入力信号をサンプルホールドする第１のサン
プルホールド回路と、 前記第１の抵抗と等しい抵抗値を有する第２の
抵抗を経由して前記第１のサンプルホールド回路
の出力信号をサンプルホールドし、スイツチを介
してその出力を前記第１の抵抗経由で第１のサン
プルホールドに与える第２のサンプルホールド回
路と、 前記第１のサンプルホールド回路の入力端と第
２のサンプルホールド回路の入力端の間に接続さ
れ、互いに等しい抵抗値の２つの抵抗を直列接続
してなる帰還抵抗と、 互いに抵抗値の等しい2n個の抵抗で正負極性の
基準電圧を分圧することにより得られた複数の参
照電圧と前記帰還抵抗の共通接続点における電圧
とを比較する2n＋１個のコンパレータと、各コン
パレータの出力を外部クロツクに同期してそれぞ
れラツチする2n＋１個のフリツプフロツプ回路よ
り成り、前記帰還抵抗の共通接続点に生じた電圧
を量子化するための量子化回路と、 複数のスイツチを介して前記各参照電圧を共通
に受けると共に信号を出力するか否かを選択する
ためのスイツチを備えて成る２つの増幅器と、こ
の２つの増幅器の内の一方の増幅器の出力端と前
記第１のサンプルホールド回路の入力端との間に
接続される抵抗と、他方の増幅器の出力端と前記
第２のサンプルホールド回路の入力端との間に接
続される抵抗より成るＤ／Ａ変換器と、 下記手順に従つた動作が行われるように各部を
制御し、逐次比較方式により前記入力信号に対応
した量子化値を得る制御論理回路 を具備したＡ／Ｄ変換器。 記 前記第１のサンプルホールド回路により入力
信号をサンプルホールドする。 前記制御論理回路より与えられるクロツクに
同期して前記量子化回路のフリツプフロツプ回
路で各コンパレータの出力をラツチする。 前記制御論理回路は前記フリツプフロツプ回
路の出力の状態から量子化回路の入力信号に対
応する量子化値を得ると共にその量子化値に対
応した、前記Ｄ／Ａ変換器のスイツチを閉じ
る。更にＤ／Ａ変換器の一方の増幅器の出力側
の、信号を出力するか否かを選択するためのス
イツチを閉じ、Ｄ／Ａ変換器の出力を第１のサ
ンプルホールド回路の入力側に加え、減算を行
う。 第１のサンプルホールド回路の出力信号を第
２のサンプルホールド回路によりサンプルホー
ルドする。 前記制御論理回路より与えられるクロツクに
同期して前記量子化回路のフリツプフロツプ回
路で各コンパレータの出力をラツチする。 前記制御論理回路は前記フリツプフロツプ回
路の出力の状態から量子化回路の入力信号に対
応する量子化値を得ると共にその量子化値に対
応した、前記Ｄ／Ａ変換器のスイツチを閉じ
る。更にＤ／Ａ変換器の他方の増幅器の出力側
の、信号を出力するか否かを選択するためのス
イツチを閉じ、Ｄ／Ａ変換器の出力を第２のサ
ンプルホールド回路の入力側に加え、減算を行
う。 前記第２のサンプルホールド回路の出力信号
を前記第１のサンプルホールド回路に加えるよ
うにしたままで前記の動作に戻る。 前記ないしの手順を所定回数繰り返す。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20333584A JPS6181031A (ja) | 1984-09-28 | 1984-09-28 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20333584A JPS6181031A (ja) | 1984-09-28 | 1984-09-28 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6181031A JPS6181031A (ja) | 1986-04-24 |
| JPH0422369B2 true JPH0422369B2 (ja) | 1992-04-16 |
Family
ID=16472307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20333584A Granted JPS6181031A (ja) | 1984-09-28 | 1984-09-28 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6181031A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02114720A (ja) * | 1988-10-25 | 1990-04-26 | Nec Corp | Ａ／ｄ変換回路 |
| JPH03274918A (ja) * | 1990-03-26 | 1991-12-05 | Mitsubishi Electric Corp | Ａ／ｄコンバータ |
-
1984
- 1984-09-28 JP JP20333584A patent/JPS6181031A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6181031A (ja) | 1986-04-24 |
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