JPH02114720A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
- Publication number
- JPH02114720A JPH02114720A JP26970688A JP26970688A JPH02114720A JP H02114720 A JPH02114720 A JP H02114720A JP 26970688 A JP26970688 A JP 26970688A JP 26970688 A JP26970688 A JP 26970688A JP H02114720 A JPH02114720 A JP H02114720A
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- JP
- Japan
- Prior art keywords
- conversion
- stage
- circuit
- level
- signal
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 49
- 230000003321 amplification Effects 0.000 claims description 2
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 2
- 239000013643 reference control Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000005286 illumination Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
−１＝
〔産業上の利用分野〕
本発明はＡ／Ｄ変換回路に関する。
従来のＡ／Ｄ変換回路としては逐次比較型のＡ／Ｄ変換
回路がｓｂ、第３図の回路図に示すような構成となって
いる。この従来例の動作はアナログマルチプレクサ１の
スイッチで選択されたアナログ入力信号ＩＡの一つがプ
リアンプ２を介してによって選択された入力信号が変る
たびに８２でリセットされる。このホールド信号はバッ
フアブコンバータ６万１ｍＶヒ叶＃＊れ±最高位バー低
位のデイジットまで逐次比較される。選択された人力信
号（ホールド信号）とＤ／Ａコンバータ６のアナログ信
号とが一致した時にＡ／Ｄ変換が完了し、一致した時点
のＤ／Ａコンバータ６のディジタル信号がディジタル出
力信号７として出力される。
回路がｓｂ、第３図の回路図に示すような構成となって
いる。この従来例の動作はアナログマルチプレクサ１の
スイッチで選択されたアナログ入力信号ＩＡの一つがプ
リアンプ２を介してによって選択された入力信号が変る
たびに８２でリセットされる。このホールド信号はバッ
フアブコンバータ６万１ｍＶヒ叶＃＊れ±最高位バー低
位のデイジットまで逐次比較される。選択された人力信
号（ホールド信号）とＤ／Ａコンバータ６のアナログ信
号とが一致した時にＡ／Ｄ変換が完了し、一致した時点
のＤ／Ａコンバータ６のディジタル信号がディジタル出
力信号７として出力される。
上述した従来のＡ／Ｄ変換回路は、例えば、４ビツトの
Ａ／Ｄ変換を行う場合にはアップダウンカウンター及び
Ｄ／Ａコンバータがそれぞれ４ビツトの回路が必要であ
る。すなわち、要求されるＡ／Ｄ変換器のビット数に対
応するアップダウンカウンターおよびＤ／Ａコンバータ
を設けるのでビット数が多くなるにしだがって、高精度
で規模の大きい回路素子を有するＡ／Ｄ変換回路となる
欠点がある。
Ａ／Ｄ変換を行う場合にはアップダウンカウンター及び
Ｄ／Ａコンバータがそれぞれ４ビツトの回路が必要であ
る。すなわち、要求されるＡ／Ｄ変換器のビット数に対
応するアップダウンカウンターおよびＤ／Ａコンバータ
を設けるのでビット数が多くなるにしだがって、高精度
で規模の大きい回路素子を有するＡ／Ｄ変換回路となる
欠点がある。
本発明の目的はＡ／Ｄ変換回路に要求されるビット数を
多くすることな〈従来の回路素子を利用し簡単な回路を
追加するのみで、高精度のＡ／Ｄ変換を実現できるＡ／
Ｄ変換回路を提供することにある。
多くすることな〈従来の回路素子を利用し簡単な回路を
追加するのみで、高精度のＡ／Ｄ変換を実現できるＡ／
Ｄ変換回路を提供することにある。
本発明のＡ／Ｄ変換回路は逐次比較型Ａ／Ｄ変換回路に
おいて、入力されたアナログ信号のレベルＡを定められ
た規準のディジタルアナログ変換信号のアナログ値のレ
ベルＢと比較し、この比較されたレベルＢＫ対応する第
１のディジタル信号を出力する第１のＡ／Ｄ変換手段と
、前記レベルＡと前記レベルＢとの差の値をあらかじめ
定められた増幅率で拡大して得られた信号レベルと前記
定められた規準のディジタルアナログ変換信号のレベル
Ｂと再び比較し、この比較されたレベルβに対応する第
２のディジタル信号を出力する第２のＡ／Ｄ変換手段と
を備えている。
おいて、入力されたアナログ信号のレベルＡを定められ
た規準のディジタルアナログ変換信号のアナログ値のレ
ベルＢと比較し、この比較されたレベルＢＫ対応する第
１のディジタル信号を出力する第１のＡ／Ｄ変換手段と
、前記レベルＡと前記レベルＢとの差の値をあらかじめ
定められた増幅率で拡大して得られた信号レベルと前記
定められた規準のディジタルアナログ変換信号のレベル
Ｂと再び比較し、この比較されたレベルβに対応する第
２のディジタル信号を出力する第２のＡ／Ｄ変換手段と
を備えている。
次に、本発明について図面を参照して説明する。５第１
図は本発明の第１の実施例の回路図である。
図は本発明の第１の実施例の回路図である。
第１の実施例はアナログマルチプレクサ１、プリアンプ
２．２つのサンプルホールド回路３−１．３−２、バッ
ファアンプ３−ＩＡ、３−２Ａ、コンパレータ４、アッ
プダウ／カウンタ５、Ｄ／Ａコンバータ６、レジスタ８
、アナログスイッチ９、リファレンスコントロール回路
１ｏから構成される。
２．２つのサンプルホールド回路３−１．３−２、バッ
ファアンプ３−ＩＡ、３−２Ａ、コンパレータ４、アッ
プダウ／カウンタ５、Ｄ／Ａコンバータ６、レジスタ８
、アナログスイッチ９、リファレンスコントロール回路
１ｏから構成される。
第１の実施例の動作はｉ≠化毒者旋アナログ入力信号の
量子化された各レベルを逐次比較して行く過程で、１段
目と２段目の２段階のレベル比較を行っている。すなわ
ち、４ビツトのパルスで２４の量子化を行った場合、１
段目のレベル比較で１６階層のレベルのいずれのレベル
かを判定し、２段目のレベル比較で１段目の判定レベル
を基準にして１階層内でのさらに精密なレベル判定を行
っている。第１図における１段目及び２段目の２つのサ
ンプルホールド回路３−１．３−２は１段目のＡ／Ｄ変
換開始時に同時に同じアナログ入力信号ＩＡレベルをホ
ールドする。アナログスイッチ９は、まず１段目のサン
プルホールド回路３−１側を選択し、従来のＡ／Ｄ変換
回路と同様にコンパレータ４、Ｄ／Ａコンバータ６、ア
ップダウンカウンター５を動作させＤ／Ａコンバータ６
からかい当するディジタル出力信号７が得られる。この
ディジタル信号は−Ｈレジスタ８に入力され一時記憶さ
れる。レジスタ８のデータに基いて、リファレンスコン
トロール回路１０は、２段目のサンプルホールド回路３
−２のバッファアンプ３−２人のリファレンス入力を１
段目のレベル比較で得られたレベルにセットする。この
バッファアンプ３−２八の利得は１段目のサンプルホー
ルド回路のバッファアンプのゲインよシも高い値にセッ
トして拡大したホールド電圧をコンパレータ４に出力す
る。
量子化された各レベルを逐次比較して行く過程で、１段
目と２段目の２段階のレベル比較を行っている。すなわ
ち、４ビツトのパルスで２４の量子化を行った場合、１
段目のレベル比較で１６階層のレベルのいずれのレベル
かを判定し、２段目のレベル比較で１段目の判定レベル
を基準にして１階層内でのさらに精密なレベル判定を行
っている。第１図における１段目及び２段目の２つのサ
ンプルホールド回路３−１．３−２は１段目のＡ／Ｄ変
換開始時に同時に同じアナログ入力信号ＩＡレベルをホ
ールドする。アナログスイッチ９は、まず１段目のサン
プルホールド回路３−１側を選択し、従来のＡ／Ｄ変換
回路と同様にコンパレータ４、Ｄ／Ａコンバータ６、ア
ップダウンカウンター５を動作させＤ／Ａコンバータ６
からかい当するディジタル出力信号７が得られる。この
ディジタル信号は−Ｈレジスタ８に入力され一時記憶さ
れる。レジスタ８のデータに基いて、リファレンスコン
トロール回路１０は、２段目のサンプルホールド回路３
−２のバッファアンプ３−２人のリファレンス入力を１
段目のレベル比較で得られたレベルにセットする。この
バッファアンプ３−２八の利得は１段目のサンプルホー
ルド回路のバッファアンプのゲインよシも高い値にセッ
トして拡大したホールド電圧をコンパレータ４に出力す
る。
アナログスイッチ９が２段目のサンプルホールド回路３
−２沙を選択してコンパレータ４に入力され、２段目の
Ａ／Ｄ変換が実行される。最終的に２段目のディジタル
出力信号７と既にレジスタ８に記憶されたデータの両方
が本Ａ／Ｄ変換回路の最終ディジタル出力信号７となる
。
−２沙を選択してコンパレータ４に入力され、２段目の
Ａ／Ｄ変換が実行される。最終的に２段目のディジタル
出力信号７と既にレジスタ８に記憶されたデータの両方
が本Ａ／Ｄ変換回路の最終ディジタル出力信号７となる
。
次に補足として本実施例の動作を数値例で説明する。例
えば、Ａ／Ｄ変換回路の条件としてＯ〜５ｖ入力、４ピ
ツ）Ａ／Ｄ変換回路の場合、１段目のバッファアンプ３
−ＩＡのゲインを１．２段目のバッファアンプ３−２人
のゲインを１６に設定すると、３４００ｍＶのアナログ
入力信号に対して１段目のＡ／Ｄ変換結果は’１０１０
”すなわち、アナログ値は３１２５ｍＶ（１６階層に対
し１０階層のレベル）となる。したがって真のアナログ
入力とは３７５ｍＶの誤差となる。ここで２段目のバッ
ファア／プ３−２人のリファレンスを３１２５ｍＶＫ：
６一 セットすると２段目のアナログ入力は（３４００−３１
２５）Ｘ１６＝４４００ｍＶになシ、２段目のＡ／Ｄ変
換結果は”１１１０ ”すなわち、アナログ値は４３７
５ｍＶ（１６階層に対し１４階層のレベル）になる。両
方のＡ／Ｄ変換結果は”１０１０１１１０”となり、最
終的にアナログ値は ＝ ３３９８．４３７５ｍＶ となシ真のアナログ入力との誤差は約１．５６ｍＶで少
なくなり、精密なディジタル化が行われる。
えば、Ａ／Ｄ変換回路の条件としてＯ〜５ｖ入力、４ピ
ツ）Ａ／Ｄ変換回路の場合、１段目のバッファアンプ３
−ＩＡのゲインを１．２段目のバッファアンプ３−２人
のゲインを１６に設定すると、３４００ｍＶのアナログ
入力信号に対して１段目のＡ／Ｄ変換結果は’１０１０
”すなわち、アナログ値は３１２５ｍＶ（１６階層に対
し１０階層のレベル）となる。したがって真のアナログ
入力とは３７５ｍＶの誤差となる。ここで２段目のバッ
ファア／プ３−２人のリファレンスを３１２５ｍＶＫ：
６一 セットすると２段目のアナログ入力は（３４００−３１
２５）Ｘ１６＝４４００ｍＶになシ、２段目のＡ／Ｄ変
換結果は”１１１０ ”すなわち、アナログ値は４３７
５ｍＶ（１６階層に対し１４階層のレベル）になる。両
方のＡ／Ｄ変換結果は”１０１０１１１０”となり、最
終的にアナログ値は ＝ ３３９８．４３７５ｍＶ となシ真のアナログ入力との誤差は約１．５６ｍＶで少
なくなり、精密なディジタル化が行われる。
以上説明したように４ビツトのＡ、／Ｄ変換回路で８ビ
ツトのＡ／Ｄ変換が実現できる。。
ツトのＡ／Ｄ変換が実現できる。。
次に本発明の第２の実施例を第２図の回路図により説明
する。
する。
第２図においてサンプルホールド回路３、ゲインコント
ロール回路９、を除き第１図の第１の実施例の同一符号
の回路と同一の構成である。第２の実施例の動作も第１
の実施例の場合と同様に、アナログ入力信号の量子化さ
れた各レベルを逐次比較して行く過程で１段目と２段目
の２段階のレベル比較を行っている。１段目のＡ／Ｄ変
換時には、ゲインコントロール回路９でＳＩのスイッチ
をｉｌｌ衝し、リファレンスコントロール回路１０でＲ
２ｏをアースして、初期状態にセットされている。
ロール回路９、を除き第１図の第１の実施例の同一符号
の回路と同一の構成である。第２の実施例の動作も第１
の実施例の場合と同様に、アナログ入力信号の量子化さ
れた各レベルを逐次比較して行く過程で１段目と２段目
の２段階のレベル比較を行っている。１段目のＡ／Ｄ変
換時には、ゲインコントロール回路９でＳＩのスイッチ
をｉｌｌ衝し、リファレンスコントロール回路１０でＲ
２ｏをアースして、初期状態にセットされている。
すなわち、第１の実施例のサンプルフォールド回路３−
１と同一になり、第１の実施例の１段目のＡ／Ｄ変換と
同様な動作でディジタル出力信号７が得られる。このデ
ィジタル出力信号７はレジスタ８に入力され一時記憶さ
れる。次に２段目のＡ／Ｄ変換として、レジスタ８のデ
ータに基いてリファレンスコントロール回路１０は、バ
ッファアンプ３Ａのリファレンスを１段目のＡ／Ｄ変換
結果にセットする。これと同時にゲインコントロール回
路９で８１を制′ｌイし、バッファアンプ３Ａのゲイン
を高くするように制御する。すなわち、第１の実施例の
サンプルフォールド回路３−２と同一になシ２段目のＡ
／Ｄ変換が行われる。このようにサンプルフォールド回
路３はゲインコントロール回路９とリファレンスコント
ロール回路１０とＫより、時間をおいて１段目と２段目
の２段階の回路構成とすることができる。したがって、
最終的に１段目のＡ／Ｄ＆換のディジタル信号と２段目
のＡ／Ｄ変換のディジタル信号との両方から例えば４ビ
ツト構成のＡ／Ｄ変換回路で８ピツトのＡ／Ｄ変換が実
現できる。
１と同一になり、第１の実施例の１段目のＡ／Ｄ変換と
同様な動作でディジタル出力信号７が得られる。このデ
ィジタル出力信号７はレジスタ８に入力され一時記憶さ
れる。次に２段目のＡ／Ｄ変換として、レジスタ８のデ
ータに基いてリファレンスコントロール回路１０は、バ
ッファアンプ３Ａのリファレンスを１段目のＡ／Ｄ変換
結果にセットする。これと同時にゲインコントロール回
路９で８１を制′ｌイし、バッファアンプ３Ａのゲイン
を高くするように制御する。すなわち、第１の実施例の
サンプルフォールド回路３−２と同一になシ２段目のＡ
／Ｄ変換が行われる。このようにサンプルフォールド回
路３はゲインコントロール回路９とリファレンスコント
ロール回路１０とＫより、時間をおいて１段目と２段目
の２段階の回路構成とすることができる。したがって、
最終的に１段目のＡ／Ｄ＆換のディジタル信号と２段目
のＡ／Ｄ変換のディジタル信号との両方から例えば４ビ
ツト構成のＡ／Ｄ変換回路で８ピツトのＡ／Ｄ変換が実
現できる。
以上説明したように、本発明は２段階ＫＡ／Ｄ変換を行
うだめのサンプルホールド回路、および簡単な制御回路
と記憶回路を追加することにより、Ａ／Ｄ変換回路の主
要回路を変換することなく高精度のＡ／Ｄ変換を行うこ
とができる効果がある。
うだめのサンプルホールド回路、および簡単な制御回路
と記憶回路を追加することにより、Ａ／Ｄ変換回路の主
要回路を変換することなく高精度のＡ／Ｄ変換を行うこ
とができる効果がある。
３−２Ａ、３Ａ ・・・・・・バッファアンプ、４・
・・・・・コンパレータ、５・・・・・・アップダウン
カウンター、６・・・・・・Ｄ／Ａコンバータ、７・・
・・・・ディジタル出力信号、８・・・・・・レジスタ
、９・・・・・・アナログスイッチ、１０・−・・・・
リファレンスコントロール回路、１３・・・・・・スイ
ッチング信号、Ｃ・・・・・・コンデンサ、Ｒ２０＋
Ｒ２１ｒＲ２ｔ・・・・・・抵抗、ｓ、 ＋ ８２ ・
・・・・・スイッチ。
・・・・・コンパレータ、５・・・・・・アップダウン
カウンター、６・・・・・・Ｄ／Ａコンバータ、７・・
・・・・ディジタル出力信号、８・・・・・・レジスタ
、９・・・・・・アナログスイッチ、１０・−・・・・
リファレンスコントロール回路、１３・・・・・・スイ
ッチング信号、Ｃ・・・・・・コンデンサ、Ｒ２０＋
Ｒ２１ｒＲ２ｔ・・・・・・抵抗、ｓ、 ＋ ８２ ・
・・・・・スイッチ。
代理人 弁理士 内 原 晋
り変換回路の回路図である。
１・・・・・・アナログマルチプレクサ、ＩＡ・・・・
・・アナログ入力信号、２・・・・・・プリアンプ、３
．３−１．３−２．３′・・・・・・サンプルホールド
回路、３Ａ、３−ＩＡ。 一
・・アナログ入力信号、２・・・・・・プリアンプ、３
．３−１．３−２．３′・・・・・・サンプルホールド
回路、３Ａ、３−ＩＡ。 一
Claims (1)
- 逐次比較型Ａ／Ｄ変換回路において、入力されたアナ
ログ信号のレベルＡを定められた規準のディジタルアナ
ログ変換信号のアナログ値のレベルＢと比較し、この比
較されたレベルＢに対応する第１のディジタル信号を出
力する第１のＡ／Ｄ変換手段と、前記レベルＡと前記レ
ベルＢとの差の値をあらかじめ定められた増幅率で拡大
して得られた信号レベルと前記定められた規準のディジ
タルアナログ変換信号のレベルＢと再び比較し、この比
較されたレベルＢに対応する第２のディジタル信号を出
力する第２のＡ／Ｄ変換手段とを備えたことを特徴とす
るＡ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26970688A JPH02114720A (ja) | 1988-10-25 | 1988-10-25 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26970688A JPH02114720A (ja) | 1988-10-25 | 1988-10-25 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02114720A true JPH02114720A (ja) | 1990-04-26 |
Family
ID=17476052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26970688A Pending JPH02114720A (ja) | 1988-10-25 | 1988-10-25 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02114720A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07123005A (ja) * | 1993-10-25 | 1995-05-12 | Yamaha Corp | Ａ／ｄ変換器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60148228A (ja) * | 1984-01-12 | 1985-08-05 | Mitsubishi Electric Corp | アナログ・デイジタル変換装置 |
| JPS6181031A (ja) * | 1984-09-28 | 1986-04-24 | Yokogawa Hokushin Electric Corp | Ａ／ｄ変換器 |
| JPS6319917A (ja) * | 1986-07-11 | 1988-01-27 | Omron Tateisi Electronics Co | Ａ／ｄ変換装置 |
-
1988
- 1988-10-25 JP JP26970688A patent/JPH02114720A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60148228A (ja) * | 1984-01-12 | 1985-08-05 | Mitsubishi Electric Corp | アナログ・デイジタル変換装置 |
| JPS6181031A (ja) * | 1984-09-28 | 1986-04-24 | Yokogawa Hokushin Electric Corp | Ａ／ｄ変換器 |
| JPS6319917A (ja) * | 1986-07-11 | 1988-01-27 | Omron Tateisi Electronics Co | Ａ／ｄ変換装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07123005A (ja) * | 1993-10-25 | 1995-05-12 | Yamaha Corp | Ａ／ｄ変換器 |
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