JPH04245554A - メモリアクセス回路 - Google Patents
メモリアクセス回路Info
- Publication number
- JPH04245554A JPH04245554A JP2914091A JP2914091A JPH04245554A JP H04245554 A JPH04245554 A JP H04245554A JP 2914091 A JP2914091 A JP 2914091A JP 2914091 A JP2914091 A JP 2914091A JP H04245554 A JPH04245554 A JP H04245554A
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- JP
- Japan
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- data
- detection means
- memory
- memory access
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、コントロ−ラからのソ
−スデ−タとメモリデバイスからのディスティネ−ショ
ンンデ−タに対して種々の演算を実行しながらメモリデ
バイスにリ−ドモディファイライトアクセスを実行可能
なメモリアクセス回路に関するものである。
−スデ−タとメモリデバイスからのディスティネ−ショ
ンンデ−タに対して種々の演算を実行しながらメモリデ
バイスにリ−ドモディファイライトアクセスを実行可能
なメモリアクセス回路に関するものである。
【０００２】
【従来の技術】図３はこの種のメモリアクセス回路の構
成を説明するブロック図であり、３０１はラッチ回路で
、図示しないＣＰＵよりのビット演算の種類を設定する
ためのラッチ回路で、ラッチ信号３０６に同期してデ−
タバス３０５の内容をラッチする。３０２はラッチ回路
で、ＣＰＵよりのライトデ−タ（以後、ソ−スデ−タと
称する）をラッチする。３０３はラッチ回路で、ビット
マップメモリより読み込んだデ−タ３１２（以後、ディ
スティネ−ションデ−タと称する）をラッチする。３０
４は演算回路で、ラッチ回路３０２にラッチされたソ−
スデ−タをデ−タバス３１０を介して受け取るとともに
、ラッチ回路３０３にラッチされたディスティネ−ショ
ンデ−タをデ−タバス３１１を介して受け取り、デ−タ
バス３０９で指示される演算を実行し、デ−タバス３１
３を介してメモリデバイスに演算結果を書込む。図４は
、図３に示したメモリアクセス回路の動作を説明するタ
イミングチャ−トであり、ＣＬＫはクロック信号、ＲＡ
Ｓはロ−アドレスストロ−ブ信号、ＣＡＳはカラムアド
レスストロ−ブ信号、ＯＥは読出しイネ−ブル信号、Ｗ
Ｅは書込みイネ−ブル信号、ＳＱＬＴ，ＤＳＬＴはラッ
チ信号である。
成を説明するブロック図であり、３０１はラッチ回路で
、図示しないＣＰＵよりのビット演算の種類を設定する
ためのラッチ回路で、ラッチ信号３０６に同期してデ−
タバス３０５の内容をラッチする。３０２はラッチ回路
で、ＣＰＵよりのライトデ−タ（以後、ソ−スデ−タと
称する）をラッチする。３０３はラッチ回路で、ビット
マップメモリより読み込んだデ−タ３１２（以後、ディ
スティネ−ションデ−タと称する）をラッチする。３０
４は演算回路で、ラッチ回路３０２にラッチされたソ−
スデ−タをデ−タバス３１０を介して受け取るとともに
、ラッチ回路３０３にラッチされたディスティネ−ショ
ンデ−タをデ−タバス３１１を介して受け取り、デ−タ
バス３０９で指示される演算を実行し、デ−タバス３１
３を介してメモリデバイスに演算結果を書込む。図４は
、図３に示したメモリアクセス回路の動作を説明するタ
イミングチャ−トであり、ＣＬＫはクロック信号、ＲＡ
Ｓはロ−アドレスストロ−ブ信号、ＣＡＳはカラムアド
レスストロ−ブ信号、ＯＥは読出しイネ−ブル信号、Ｗ
Ｅは書込みイネ−ブル信号、ＳＱＬＴ，ＤＳＬＴはラッ
チ信号である。
【０００３】
【発明が解決しようとする課題】これらの図に示される
ように、ビットマップメモリ（メモリデバイス）でリ−
ドモディファイライトアクセスサイクルを実行する場合
、ソ−スデ−タの各ビットデ−タと演算種別との特定演
算関係が成立する場合でも、必ず第５ステ−トからライ
トサイクルを実行しているので、例えばＯＲ演算で、ソ
−スデ−タの各ビットがすべて「０」である場合、すな
わち演算結果が変化しない場合でも、不要なライトサイ
クルを実行してメモリ内容を更新しなければならず、リ
−ドモディファイライトアクセスを短縮できない等の問
題点があった。
ように、ビットマップメモリ（メモリデバイス）でリ−
ドモディファイライトアクセスサイクルを実行する場合
、ソ−スデ−タの各ビットデ−タと演算種別との特定演
算関係が成立する場合でも、必ず第５ステ−トからライ
トサイクルを実行しているので、例えばＯＲ演算で、ソ
−スデ−タの各ビットがすべて「０」である場合、すな
わち演算結果が変化しない場合でも、不要なライトサイ
クルを実行してメモリ内容を更新しなければならず、リ
−ドモディファイライトアクセスを短縮できない等の問
題点があった。
【０００４】本発明は、上記の問題点を解決するために
なされたもので、ソ−スデ−タと演算種別とを検出しな
がらデ−タ更新書込みサイクル実行を制限することによ
り、リ−ドモディファイライトアクセスサイクルにおけ
るメモリアクセスタイムを効率よく短縮できるメモリア
クセス回路を得ることを目的とする。
なされたもので、ソ−スデ−タと演算種別とを検出しな
がらデ−タ更新書込みサイクル実行を制限することによ
り、リ−ドモディファイライトアクセスサイクルにおけ
るメモリアクセスタイムを効率よく短縮できるメモリア
クセス回路を得ることを目的とする。
【０００５】
【課題を解決するための手段】本発明に係るメモリアク
セス回路は、指示されている演算種別を検出する第１の
検出手段と、コントロ−ラから出力されているソ−スデ
−タを検出する第２の検出手段と、第１の検出手段と第
２の検出手段の内容を参照してメモリデバイスに対する
更新書込み処理実行有無を判定する判定手段とを設けた
ものである。
セス回路は、指示されている演算種別を検出する第１の
検出手段と、コントロ−ラから出力されているソ−スデ
−タを検出する第２の検出手段と、第１の検出手段と第
２の検出手段の内容を参照してメモリデバイスに対する
更新書込み処理実行有無を判定する判定手段とを設けた
ものである。
【０００６】
【作用】本発明においては、リ−ドモディファイライト
アクセスサイクルが開始され、第１の検出手段により指
示されている演算種別および第２の検出手段によりコン
トロ−ラから出力されているソ−スデ−タがそれぞれ検
出されると、判定手段がメモリデ−タの書き換え可能性
を判定し、メモリデ−タが不変の場合にリ−ドモディフ
ァイライトアクセスサイクルにおけるライトサイクルを
強制終了することを可能とする。
アクセスサイクルが開始され、第１の検出手段により指
示されている演算種別および第２の検出手段によりコン
トロ−ラから出力されているソ−スデ−タがそれぞれ検
出されると、判定手段がメモリデ−タの書き換え可能性
を判定し、メモリデ−タが不変の場合にリ−ドモディフ
ァイライトアクセスサイクルにおけるライトサイクルを
強制終了することを可能とする。
【０００７】
【実施例】図１は本発明の一実施例を示すメモリアクセ
ス回路の構成を説明するブロック図であり、１０１は図
示しないＣＰＵよりのビット演算の種類を設定するため
のラッチ回路で、ラッチ信号１０６に同期してデ−タバ
ス１０５の内容をラッチする。１０２はラッチ回路で、
ＣＰＵよりのライトデ−タ（以後、ソ−スデ−タと称す
る）をラッチする。１０３はラッチ回路で、ビットマッ
プメモリより読み込んだデ−タ１１２（以後、ディステ
ィネ−ションデ−タと称する）をラッチする。１０４は
演算回路で、ラッチ回路１０２にラッチされたソ−スデ
−タをデ−タバス１１０を介して受け取るとともに、ラ
ッチ回路１０１にラッチされたディスティネ−ションデ
−タをデ−タバス１１１を介して受け取り、デ−タバス
１０９で指示される演算を実行し、デ−タバス１１３，
デ−タバッファ１１８を介してメモリデバイスに演算結
果１１９を書込む。１１４は第１の検出手段として機能
する検出器で、ラッチ回路１０１にラッチされた演算種
別を検知し判別器１１６に出力する。１１５は第２の検
出手段として機能する検出器で、ラッチ回路１０２に確
定されているソ−スデ−タが全ビットが「０」の場合に
、判別器１１６に判定結果を出力する。判別器１１６は
、演算種別が「ＯＲ演算またはＸＯＲ（排他的論理和）
演算」で、かつコントロ−ラからのソ−スデ−タが全ビ
ット「０」となる場合に、更新書込みサイクルを終了す
る終了信号ＳＴＯＰを図示しないタイミングコントロ−
ル回路に通知する。
ス回路の構成を説明するブロック図であり、１０１は図
示しないＣＰＵよりのビット演算の種類を設定するため
のラッチ回路で、ラッチ信号１０６に同期してデ−タバ
ス１０５の内容をラッチする。１０２はラッチ回路で、
ＣＰＵよりのライトデ−タ（以後、ソ−スデ−タと称す
る）をラッチする。１０３はラッチ回路で、ビットマッ
プメモリより読み込んだデ−タ１１２（以後、ディステ
ィネ−ションデ−タと称する）をラッチする。１０４は
演算回路で、ラッチ回路１０２にラッチされたソ−スデ
−タをデ−タバス１１０を介して受け取るとともに、ラ
ッチ回路１０１にラッチされたディスティネ−ションデ
−タをデ−タバス１１１を介して受け取り、デ−タバス
１０９で指示される演算を実行し、デ−タバス１１３，
デ−タバッファ１１８を介してメモリデバイスに演算結
果１１９を書込む。１１４は第１の検出手段として機能
する検出器で、ラッチ回路１０１にラッチされた演算種
別を検知し判別器１１６に出力する。１１５は第２の検
出手段として機能する検出器で、ラッチ回路１０２に確
定されているソ−スデ−タが全ビットが「０」の場合に
、判別器１１６に判定結果を出力する。判別器１１６は
、演算種別が「ＯＲ演算またはＸＯＲ（排他的論理和）
演算」で、かつコントロ−ラからのソ−スデ−タが全ビ
ット「０」となる場合に、更新書込みサイクルを終了す
る終了信号ＳＴＯＰを図示しないタイミングコントロ−
ル回路に通知する。
【０００８】このように構成されたメモリアクセス回路
において、リ−ドモディファイライトアクセスサイクル
が開始され、第１の検出手段（検出器１１４）により指
示されている演算種別および第２の検出手段（検出器１
１５）によりコントロ−ラから出力されているソ−スデ
−タがそれぞれ検出されると、判定手段（判別器１１６
）がメモリデ−タの書き換え可能性を判定し、メモリデ
−タが不変の場合にリ−ドモディファイライトアクセス
サイクルにおけるライトサイクルを強制終了することを
可能とする。図２は、図１に示したメモリアクセス回路
の動作を説明するタイミングチャ−トであり、ＣＬＫは
クロック信号、ＲＡＳはロ−アドレスストロ−ブ信号、
ＣＡＳはカラムアドレスストロ−ブ信号、ＯＥは読出し
イネ−ブル信号、ＷＥは書込みイネ−ブル信号、ＳＱＬ
Ｔ，ＤＳＬＴはラッチ信号である。
において、リ−ドモディファイライトアクセスサイクル
が開始され、第１の検出手段（検出器１１４）により指
示されている演算種別および第２の検出手段（検出器１
１５）によりコントロ−ラから出力されているソ−スデ
−タがそれぞれ検出されると、判定手段（判別器１１６
）がメモリデ−タの書き換え可能性を判定し、メモリデ
−タが不変の場合にリ−ドモディファイライトアクセス
サイクルにおけるライトサイクルを強制終了することを
可能とする。図２は、図１に示したメモリアクセス回路
の動作を説明するタイミングチャ−トであり、ＣＬＫは
クロック信号、ＲＡＳはロ−アドレスストロ−ブ信号、
ＣＡＳはカラムアドレスストロ−ブ信号、ＯＥは読出し
イネ−ブル信号、ＷＥは書込みイネ−ブル信号、ＳＱＬ
Ｔ，ＤＳＬＴはラッチ信号である。
【０００９】先ず、これから実行するデ−タ転送に際し
て、ラッチ回路１０１に対してビット演算の指定を行い
、その時、演算種別が「ＯＲ演算またはＸＯＲ演算」で
ある場合には、検出器１１４は判別器１１６にその旨を
通知する。そして、デ−タ転送が実行されると、通常の
ビットマップメモリに対するメモリアクッス、すなわち
リ−ドモディファイライトサイクルが第０ス−テトから
開始される。そして、第３ステ−トの立ち下がり時に、
ラッチ回路１０２にて確定されたメモリからのソ−スデ
−タが検出器１１５によってすべて「０」であると検出
されると、判別器１１６へ通知し、検出器１１４との情
報から終了信号ＳＴＯＰをタイミンブＴＭでアサ−トす
る。その後、第４ステ−トの立ち下がり時に、終了信号
ＳＴＯＰを検出し、図示しないタイミングコントロ−ル
回路は、メモリアクセスシ−ケンスを終了させる。
て、ラッチ回路１０１に対してビット演算の指定を行い
、その時、演算種別が「ＯＲ演算またはＸＯＲ演算」で
ある場合には、検出器１１４は判別器１１６にその旨を
通知する。そして、デ−タ転送が実行されると、通常の
ビットマップメモリに対するメモリアクッス、すなわち
リ−ドモディファイライトサイクルが第０ス−テトから
開始される。そして、第３ステ−トの立ち下がり時に、
ラッチ回路１０２にて確定されたメモリからのソ−スデ
−タが検出器１１５によってすべて「０」であると検出
されると、判別器１１６へ通知し、検出器１１４との情
報から終了信号ＳＴＯＰをタイミンブＴＭでアサ−トす
る。その後、第４ステ−トの立ち下がり時に、終了信号
ＳＴＯＰを検出し、図示しないタイミングコントロ−ル
回路は、メモリアクセスシ−ケンスを終了させる。
【００１０】なお、本実施例ではビット演算が「ＯＲ演
算，ＸＯＲ演算」の場合であって、ソ−スデ−タがすべ
て「０」となった場合に、ライトサイクルをスキップし
てメモリアクセスを終了する場合について説明したが、
「ＯＲ演算，ＸＯＲ演算」に限らず、検出器１１４と検
出器１１５とにより検出された内容により、モディファ
イライトしてもメモリデ−タが変更しないことが判別さ
れる演算種別，デ−タであればどのような組合せでも良
い。従って、ビット演算が「ＯＲ演算」の場合であって
、ソ−スデ−タがすべて「０」となった場合に限られる
ものではない。更に、ビット演算が「ＯＲ」のみを行う
メモリアクセス回路においては、第１の検出手段たる、
検出器１１４が不要となることは言うまでもない。
算，ＸＯＲ演算」の場合であって、ソ−スデ−タがすべ
て「０」となった場合に、ライトサイクルをスキップし
てメモリアクセスを終了する場合について説明したが、
「ＯＲ演算，ＸＯＲ演算」に限らず、検出器１１４と検
出器１１５とにより検出された内容により、モディファ
イライトしてもメモリデ−タが変更しないことが判別さ
れる演算種別，デ−タであればどのような組合せでも良
い。従って、ビット演算が「ＯＲ演算」の場合であって
、ソ−スデ−タがすべて「０」となった場合に限られる
ものではない。更に、ビット演算が「ＯＲ」のみを行う
メモリアクセス回路においては、第１の検出手段たる、
検出器１１４が不要となることは言うまでもない。
【００１１】
【発明の効果】以上説明したように、本発明は指示され
ている演算種別を検出する第１の検出手段と、コントロ
−ラから出力されているソ−スデ−タを検出する第２の
検出手段と、第１の検出手段と第２の検出手段の内容を
参照してメモリデバイスに対する更新書込み処理実行有
無を判定する判定手段とを設けたので、モディファイラ
イト結果によりディスティネ−ションデ−タが変更され
ない場合には、リ−ドモディファイライトアクセス時の
メモリアクセスタイムを大幅に短縮できる。従って、ビ
ットマップメモリ上でのメモリアクセス効率を大幅に高
めることができる優れた効果を奏する。
ている演算種別を検出する第１の検出手段と、コントロ
−ラから出力されているソ−スデ−タを検出する第２の
検出手段と、第１の検出手段と第２の検出手段の内容を
参照してメモリデバイスに対する更新書込み処理実行有
無を判定する判定手段とを設けたので、モディファイラ
イト結果によりディスティネ−ションデ−タが変更され
ない場合には、リ−ドモディファイライトアクセス時の
メモリアクセスタイムを大幅に短縮できる。従って、ビ
ットマップメモリ上でのメモリアクセス効率を大幅に高
めることができる優れた効果を奏する。
【図１】本発明の一実施例を示すメモリアクセス回路の
構成を説明するブロック図である。
構成を説明するブロック図である。
【図２】図１に示したメモリアクセス回路の動作を説明
するタイミングチャ−トである。
するタイミングチャ−トである。
【図３】この種の従来のメモリアクセス回路の構成を説
明するブロック図である。
明するブロック図である。
【図４】図３に示したメモリアクセス回路の動作を説明
するタイミングチャ−トである。
するタイミングチャ−トである。
１０１ ラッチ回路
１０２ ラッチ回路
１０３ ラッチ回路
１０４ 演算回路
１１４ 検出器
１１５ 検出器
１１６ 判別器
Claims (1)
- 【請求項１】コントロ−ラからのソ−スデ−タに対して
種々の演算を実行しながらメモリデバイスにリ−ドモデ
ィファイライトアクセスを実行可能なメモリアクセス回
路において、指示されている演算種別を検出する第１の
検出手段と、前記コントロ−ラから出力されているソ−
スデ−タを検出する第２の検出手段と、前記第１の検出
手段と前記第２の検出手段の内容を参照して前記メモリ
デバイスに対する更新書込み処理実行有無を判定する判
定手段とを具備したことを特徴とするメモリアクセス回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2914091A JPH04245554A (ja) | 1991-01-31 | 1991-01-31 | メモリアクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2914091A JPH04245554A (ja) | 1991-01-31 | 1991-01-31 | メモリアクセス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04245554A true JPH04245554A (ja) | 1992-09-02 |
Family
ID=12267976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2914091A Pending JPH04245554A (ja) | 1991-01-31 | 1991-01-31 | メモリアクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04245554A (ja) |
-
1991
- 1991-01-31 JP JP2914091A patent/JPH04245554A/ja active Pending
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