JPH0762697B2 - パタ−ン発生器 - Google Patents
パタ−ン発生器Info
- Publication number
- JPH0762697B2 JPH0762697B2 JP60095462A JP9546285A JPH0762697B2 JP H0762697 B2 JPH0762697 B2 JP H0762697B2 JP 60095462 A JP60095462 A JP 60095462A JP 9546285 A JP9546285 A JP 9546285A JP H0762697 B2 JPH0762697 B2 JP H0762697B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- address
- memory
- output
- change point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、パターン発生器に係り、特に、ロジックIC用
の試験パターン発生器のパターンを格納するためのメモ
リの小容量化を図ったパターン発生器に関する。
の試験パターン発生器のパターンを格納するためのメモ
リの小容量化を図ったパターン発生器に関する。
従来のロジック用LSIのテストパターンの発生方式とし
ては、予め発生すべきパターンデータをパターンメモリ
に記憶しておく特公昭53-39729号公報のようなストアー
ドレスポンス方式のパターン発生器が知られている。
ては、予め発生すべきパターンデータをパターンメモリ
に記憶しておく特公昭53-39729号公報のようなストアー
ドレスポンス方式のパターン発生器が知られている。
しかし、このような構成にあっては、長大なパターンの
発生において、メモリはパターン長にほぼ比例して増大
する。この不都合を改善する為ストアードレスポンス方
式のパターン発生器は、同一パターンを繰り返し発生で
きるようなループやジャップ機能を持たせていた。この
ため、構成が複雑化すると共にメモリ容量を多く必要と
していた。
発生において、メモリはパターン長にほぼ比例して増大
する。この不都合を改善する為ストアードレスポンス方
式のパターン発生器は、同一パターンを繰り返し発生で
きるようなループやジャップ機能を持たせていた。この
ため、構成が複雑化すると共にメモリ容量を多く必要と
していた。
本発明の目的は、簡単な構成によって長大なパターンの
発生が可能なパターン発生器を提供することにある。
発生が可能なパターン発生器を提供することにある。
本発明は、テストシーケンスコントローラからのパター
ンアドレスと変化点アドレスを比較器で比較し、変化点
を検出する毎に、フリップフロップでパターンを反転さ
せて、パターン発生を一つのピンごとに独立して行うよ
うにしたものである。
ンアドレスと変化点アドレスを比較器で比較し、変化点
を検出する毎に、フリップフロップでパターンを反転さ
せて、パターン発生を一つのピンごとに独立して行うよ
うにしたものである。
以下、本発明の実施例を第１図〜第５図を用いて説明す
る。
る。
第１図は、本発明の一実施例を示すブロック図である。
本発明のパターン発生器はテストシーケンスコントロー
ラ１により制御される。パターンアドレスメモリ４はパ
ターンの変化点アドレスを格納しており、ポインタ３か
らのアドレスにより変化点アドレスを出力し、比較器６
のＡ入力に与える。また、アドレスレジスタ５はテスト
シーケンスコントローラ１から与えられるパターンアド
レスを取り込み、比較器６のＢ入力に与える。比較器６
は、A,Bの入力に対して一致か不一致かを比較し、一致
の場合は検出信号を出力する。この信号により、フリッ
プフロップ７は“0"か“1"の出力パターンを発生し、ポ
インタ３はパターンアドレスメモリ４へのアドレスを指
示する。レジスタ２はテストシーケンスコントローラ１
からのデータをポインタ３に出力する場合の一時保持レ
ジスタである。また、ジャンプ命令（分岐命令）時に
は、ジャンプ直後の出力パターン17を格納するジャンプ
パターンメモリ９が設けられ、そのメモリを読み出すた
めのアドレスとデータを取り込み出力するレジスタ８及
びジャンプ後のフリップフロップ７の制御を行うジャン
プコントローラ10が設けられている。
本発明のパターン発生器はテストシーケンスコントロー
ラ１により制御される。パターンアドレスメモリ４はパ
ターンの変化点アドレスを格納しており、ポインタ３か
らのアドレスにより変化点アドレスを出力し、比較器６
のＡ入力に与える。また、アドレスレジスタ５はテスト
シーケンスコントローラ１から与えられるパターンアド
レスを取り込み、比較器６のＢ入力に与える。比較器６
は、A,Bの入力に対して一致か不一致かを比較し、一致
の場合は検出信号を出力する。この信号により、フリッ
プフロップ７は“0"か“1"の出力パターンを発生し、ポ
インタ３はパターンアドレスメモリ４へのアドレスを指
示する。レジスタ２はテストシーケンスコントローラ１
からのデータをポインタ３に出力する場合の一時保持レ
ジスタである。また、ジャンプ命令（分岐命令）時に
は、ジャンプ直後の出力パターン17を格納するジャンプ
パターンメモリ９が設けられ、そのメモリを読み出すた
めのアドレスとデータを取り込み出力するレジスタ８及
びジャンプ後のフリップフロップ７の制御を行うジャン
プコントローラ10が設けられている。
次に、第２図は、パターンアドレスメモリ４に格納され
た変化点アドレスと通常のテスタにおけるパターンデー
タメモリ13から発生するパターンデータとの対応を示し
たものである。また、パターンデータメモリ13の読み出
しアドレスは、第１図のテストシーケンスコントローラ
１から試験時にパターンアドレスとして出力される。
た変化点アドレスと通常のテスタにおけるパターンデー
タメモリ13から発生するパターンデータとの対応を示し
たものである。また、パターンデータメモリ13の読み出
しアドレスは、第１図のテストシーケンスコントローラ
１から試験時にパターンアドレスとして出力される。
第３図は、パターンアドレスメモリ４から順次にパター
ンを発生させた場合のタイミングチャートの一例であ
る。
ンを発生させた場合のタイミングチャートの一例であ
る。
第４図は、第１図のジャンプデータメモリ９の内容の一
例及びテストシーケンスコントローラ１でジャンプのパ
ターンを発生させる場合におけるプログラムの一例を示
したものである。
例及びテストシーケンスコントローラ１でジャンプのパ
ターンを発生させる場合におけるプログラムの一例を示
したものである。
第５図は、第４図のジャンプ命令のプログラムにおける
第１図の動作を表わしたタイミングチャートである。
第１図の動作を表わしたタイミングチャートである。
次に、第２図に示した変化点アドレスが格納されている
場合について、第１図〜第３図を用いて順次パターンを
発生する場合を以下に説明する。変化点アドレスの格納
は、予め試験前にテストシーケンスコントローラ１から
行なわれる。レジスタ２にはスタート時のアドレス＃Ｄ
が取り込まれている。１番目のクロック18によりポイン
タ３はこれを取り込み、パターンアドレスメモリ４にア
ドレス＃Ｏを出力し、パターンアドレスメモリ４からは
変化点アドレス15（A0）を比較器６のＡ入力に出力す
る。これと同時に、アドレスレジスタ５はテストシーケ
ンスコントローラ１からのパターンアドレス（A0）を受
け取り比較器６のＢ入力に与える。これにより比較器６
は、このＡ・Ｂに入力された２つのアドレスがA0（Ａ入
力）＝A0（Ｂ入力）であることを検出して、フリップフ
ロップ７とポインタ３へ検出信号を出力する。従って、
次にフリップフロップ７では、出力パターン17が“1"を
発生する。ポインタ３では、次のアドレス＃０から＃１
へと＋１される。２番目のクロックでも同様のことを行
い、比較器６は変化点アドレス15（A1）とパターンアド
レス16（A1）が比較され、変化点を検出する。これによ
り、フリップフロップ７の出力パターン17は“0"に反転
し、ポインタ３の出力アドレスは＃１から＃２へと＋１
される。次に３番目のクロックでは、パターンアドレス
メモリ４から出力される変化点アドレス15はA4となり、
パターンアドレス16はA2が出力されるので、比較器６の
出力はＡ≠Ｂ（A4≠A2）となり、変化点の検出信号は発
生されなくなる。従って、出力パターン17は“0"の状態
を保持する。また、４番目のクロックでも同様にＡ≠Ｂ
（A4≠A3）のため、検出信号は出力されず、出力パター
ン17は“0"の状態を保持する。５番目のクロックでは、
パターンアドレス16はA4となり、比較器６の出力はＡ＝
Ｂ（A4＝A4）となり変化点を検出する為、フリップフロ
ップ７の出力パターン17を“1"の状態に反転させる。こ
のとき、ポインタ３は出力アドレスを＃２から＃３に＋
１される。このようにして、変化点アドレスとパターン
アドレスを比較しながら、一致するたびにフリップフロ
ップ７の出力を反転させて出力パターン17を得るもので
ある。
場合について、第１図〜第３図を用いて順次パターンを
発生する場合を以下に説明する。変化点アドレスの格納
は、予め試験前にテストシーケンスコントローラ１から
行なわれる。レジスタ２にはスタート時のアドレス＃Ｄ
が取り込まれている。１番目のクロック18によりポイン
タ３はこれを取り込み、パターンアドレスメモリ４にア
ドレス＃Ｏを出力し、パターンアドレスメモリ４からは
変化点アドレス15（A0）を比較器６のＡ入力に出力す
る。これと同時に、アドレスレジスタ５はテストシーケ
ンスコントローラ１からのパターンアドレス（A0）を受
け取り比較器６のＢ入力に与える。これにより比較器６
は、このＡ・Ｂに入力された２つのアドレスがA0（Ａ入
力）＝A0（Ｂ入力）であることを検出して、フリップフ
ロップ７とポインタ３へ検出信号を出力する。従って、
次にフリップフロップ７では、出力パターン17が“1"を
発生する。ポインタ３では、次のアドレス＃０から＃１
へと＋１される。２番目のクロックでも同様のことを行
い、比較器６は変化点アドレス15（A1）とパターンアド
レス16（A1）が比較され、変化点を検出する。これによ
り、フリップフロップ７の出力パターン17は“0"に反転
し、ポインタ３の出力アドレスは＃１から＃２へと＋１
される。次に３番目のクロックでは、パターンアドレス
メモリ４から出力される変化点アドレス15はA4となり、
パターンアドレス16はA2が出力されるので、比較器６の
出力はＡ≠Ｂ（A4≠A2）となり、変化点の検出信号は発
生されなくなる。従って、出力パターン17は“0"の状態
を保持する。また、４番目のクロックでも同様にＡ≠Ｂ
（A4≠A3）のため、検出信号は出力されず、出力パター
ン17は“0"の状態を保持する。５番目のクロックでは、
パターンアドレス16はA4となり、比較器６の出力はＡ＝
Ｂ（A4＝A4）となり変化点を検出する為、フリップフロ
ップ７の出力パターン17を“1"の状態に反転させる。こ
のとき、ポインタ３は出力アドレスを＃２から＃３に＋
１される。このようにして、変化点アドレスとパターン
アドレスを比較しながら、一致するたびにフリップフロ
ップ７の出力を反転させて出力パターン17を得るもので
ある。
次に、第１図の実施例においてジャンプ命令（JMP）が
生じた場合の一例について、その動作を第４図，第５図
を用いて、以下説明する。１番目のクロックにより、ポ
インタ３は＃０が出力され、パターンアドレスメモリ４
からは、変化点アドレス15（A0）が比較器６のＡ入力に
与えられる。同時にテストシーケンスコントローラ１か
らはパターンアドレス（A0）が出力され、アドレスレジ
スタ５に取り込まれ、パターンアドレスライン16を介し
て比較器６のＢ入力に与えられる。比較器６はこの入力
A,Bが一致していることを検出した場合、フリップフロ
ップ７に検出信号を与える。これにより、最初の出力パ
ターン17には“1"が発生される。同時にポインタ３の出
力も＃０から＃１に＋１される。次に２番目のクロック
により、ポインタ３で指示されたパターンアドレスメモ
リ４の変化点アドレス15（A1）を比較器６のＡ入力に与
える。また、比較器６のＢ入力には、前のサイクルと同
様、次のパターンアドレス16（A1）が与えられる。これ
により比較器６は、一致であることを検出し、２番目の
出力パターン“0"を発生する。これと同時に、第５図の
２サイクル目に示すように、現在の命令がジャンプ命令
（JMP）であるため、テストシーケンスコントローラ１
は、レジスタ２にジャンプ後のポインタアドレス（＃
２）を送出する。３番目のクロックにより、レジスタ８
はジャンプアドレスJ0を取り込み、ジャンプパターンメ
モリ９にJ0に対応したデータ“1"を出力する。そして、
ジャンプコントローラ10では、このデータに基づいて、
ジャンプコントロール信号によりジャンプのサイクル時
のみフリップフロップ７へセット信号を出力する。一方
このとき、ポインタ３はレジスタ２からの出力＃２を取
り込み、パターンアドレスメモリ４に出力し、パターン
アドレスメモリ４からは、変化点アドレス15（A4）が比
較器６のＡ入力に与えられる。また、アドレスレジスタ
５からは、パターンアドレス16（A4）が比較器６のＢ入
力に与えられる。比較器６はA,Bの入力が一致であるこ
とを検出し、フリップフロップ７に検出信号を出力する
が、ジャンプ時には、前述したジャンプコントローラ10
からのセット信号が優先する為、ジャンプパターンメモ
リ９からのパターン“1"がフリップフロップ７へ与えら
れる。読み出されたジャンプパターンメモリ９のデータ
が“0"の場合は、フリップフロップ７にはリセット信号
が出力され、出力パターン17は“0"が発生される。次に
４番目のクロックでは通常の動作をモード（NOP）であ
る為、パターンアドレスメモリ４とパターンアドレス５
の内容を比較する動作を繰り返す。次の５番目のクロッ
クからのジャンプにおいても３番目のジャンプの場合と
同様な動作となる。
生じた場合の一例について、その動作を第４図，第５図
を用いて、以下説明する。１番目のクロックにより、ポ
インタ３は＃０が出力され、パターンアドレスメモリ４
からは、変化点アドレス15（A0）が比較器６のＡ入力に
与えられる。同時にテストシーケンスコントローラ１か
らはパターンアドレス（A0）が出力され、アドレスレジ
スタ５に取り込まれ、パターンアドレスライン16を介し
て比較器６のＢ入力に与えられる。比較器６はこの入力
A,Bが一致していることを検出した場合、フリップフロ
ップ７に検出信号を与える。これにより、最初の出力パ
ターン17には“1"が発生される。同時にポインタ３の出
力も＃０から＃１に＋１される。次に２番目のクロック
により、ポインタ３で指示されたパターンアドレスメモ
リ４の変化点アドレス15（A1）を比較器６のＡ入力に与
える。また、比較器６のＢ入力には、前のサイクルと同
様、次のパターンアドレス16（A1）が与えられる。これ
により比較器６は、一致であることを検出し、２番目の
出力パターン“0"を発生する。これと同時に、第５図の
２サイクル目に示すように、現在の命令がジャンプ命令
（JMP）であるため、テストシーケンスコントローラ１
は、レジスタ２にジャンプ後のポインタアドレス（＃
２）を送出する。３番目のクロックにより、レジスタ８
はジャンプアドレスJ0を取り込み、ジャンプパターンメ
モリ９にJ0に対応したデータ“1"を出力する。そして、
ジャンプコントローラ10では、このデータに基づいて、
ジャンプコントロール信号によりジャンプのサイクル時
のみフリップフロップ７へセット信号を出力する。一方
このとき、ポインタ３はレジスタ２からの出力＃２を取
り込み、パターンアドレスメモリ４に出力し、パターン
アドレスメモリ４からは、変化点アドレス15（A4）が比
較器６のＡ入力に与えられる。また、アドレスレジスタ
５からは、パターンアドレス16（A4）が比較器６のＢ入
力に与えられる。比較器６はA,Bの入力が一致であるこ
とを検出し、フリップフロップ７に検出信号を出力する
が、ジャンプ時には、前述したジャンプコントローラ10
からのセット信号が優先する為、ジャンプパターンメモ
リ９からのパターン“1"がフリップフロップ７へ与えら
れる。読み出されたジャンプパターンメモリ９のデータ
が“0"の場合は、フリップフロップ７にはリセット信号
が出力され、出力パターン17は“0"が発生される。次に
４番目のクロックでは通常の動作をモード（NOP）であ
る為、パターンアドレスメモリ４とパターンアドレス５
の内容を比較する動作を繰り返す。次の５番目のクロッ
クからのジャンプにおいても３番目のジャンプの場合と
同様な動作となる。
以上述べたように、本発明によれば発生すべきパターン
の変化点のアドレスのみを記憶する方式であるので、従
来のパターンメモリの容量を大幅に低減でき、長大なパ
ターン発生が可能となる。
の変化点のアドレスのみを記憶する方式であるので、従
来のパターンメモリの容量を大幅に低減でき、長大なパ
ターン発生が可能となる。
なお、パターンの繰り返し発生などのループやマイナス
方向のジャンプ等も同様に可能である。
方向のジャンプ等も同様に可能である。
以上説明した通り本発明によれば、ハードウェア量を減
少させることができ、長大なパターンを発生できる。さ
らに１つのピン単位でパターンデータの作成が容易とな
るばかりでなく、計算機等で作成したテストパターンデ
ータのテスタへの転送時間を削減することができる。
少させることができ、長大なパターンを発生できる。さ
らに１つのピン単位でパターンデータの作成が容易とな
るばかりでなく、計算機等で作成したテストパターンデ
ータのテスタへの転送時間を削減することができる。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明におけるパターンアドレスの変化点アドレス格納
を示す説明図、第３図は第１図に示すパターンメモリ４
よりパターンを順次発生させた際のタイミングチャー
ト、第４図は第１図に示すジャンプデータメモリ９の内
容を示すメモリ構成図、第５図はジャンプ命令プログラ
ムに基づく処理のタイミングチャートである。 １……テストシーケンスコントローラ、３……ポイン
タ、４……パターンアドレスメモリ、５……アドレスレ
ジスタ、６……比較器、７……フリップフロップ、８…
…レジスタ、９……ジャンプパターンメモリ、10……ジ
ャンプコントローラ。
本発明におけるパターンアドレスの変化点アドレス格納
を示す説明図、第３図は第１図に示すパターンメモリ４
よりパターンを順次発生させた際のタイミングチャー
ト、第４図は第１図に示すジャンプデータメモリ９の内
容を示すメモリ構成図、第５図はジャンプ命令プログラ
ムに基づく処理のタイミングチャートである。 １……テストシーケンスコントローラ、３……ポイン
タ、４……パターンアドレスメモリ、５……アドレスレ
ジスタ、６……比較器、７……フリップフロップ、８…
…レジスタ、９……ジャンプパターンメモリ、10……ジ
ャンプコントローラ。
Claims (1)
- 【請求項１】被試験ICの入力パターンを順次与え、該被
試験ICの出力ピンからの出力と期待値パターンを順次比
較することで該被試験ICの良否判定を行う試験装置に用
いるパターン発生器において、 該入力パターン及び期待値パターンの変化点となるアド
レスのみを格納した第１のメモリと、 テストシーケンスコントローラから出力されるパターン
アドレスを該第１のメモリの変化点となるアドレスとを
比較し、一致したことを検出する比較手段と、 該比較手段からの検出信号に基づいて前記第１のメモリ
に対しアドレスを与えるアドレス発生手段と、 分岐命令と共に出力されるパターンを格納した第２のメ
モリと、 前記比較手段よりの検出信号により出力が反転し、また
及び第２のメモリよりのパターンに基づいて生成される
制御信号により論理値１または０のパターンを出力する
出力手段と を具備したことを特徴とするパターン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60095462A JPH0762697B2 (ja) | 1985-05-07 | 1985-05-07 | パタ−ン発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60095462A JPH0762697B2 (ja) | 1985-05-07 | 1985-05-07 | パタ−ン発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61253480A JPS61253480A (ja) | 1986-11-11 |
| JPH0762697B2 true JPH0762697B2 (ja) | 1995-07-05 |
Family
ID=14138331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60095462A Expired - Lifetime JPH0762697B2 (ja) | 1985-05-07 | 1985-05-07 | パタ−ン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0762697B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2720773B2 (ja) * | 1993-11-22 | 1998-03-04 | 日本電気株式会社 | アドレスコントロールメモリ回路 |
-
1985
- 1985-05-07 JP JP60095462A patent/JPH0762697B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61253480A (ja) | 1986-11-11 |
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