JPH0424703A - プログラマブルコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａｌ産業上の利用分野 この発明はファジィ推論部を内蔵したプログラマブルコ
ントローラおよびファジィ推論装置に関する。

（ｂ）従来の技術 プログラマブルコントローラはプログラムされた手順に
基づき、センサ入力等に基づく条件判断を行って操作量
データを出力する装置である。この条件判断等を的確に
行うためファジィ推論ユニットを内蔵したプログラマブ
ルコントローラが実用化されている。

（Ｃ１発明が解決しようとする課題。

このような従来のプログラマブルコントローラは、−船
釣に中央処理装置とファジィ推論ユニットとか共通のバ
スを使用するため、中央処理装置はファジィ推論演算ユ
ニットとが同時にバスを使用することができない欠点が
あった。すなわち、中央処理装置が制御対象に対して操
作量を出力しているときやセンサ等からデータを取り込
んでいるときは、ファジィ推論演算ユニ・７トが新たな
知識パラメータを人力して更新する等の動作をすること
ができず、休止時間を有効に利用できない欠点があった
。

また、この方式では、中央処理装置とファジィ推論演算
ユニットがデータバスを介して人出力データを送受する
ことになり、バッファリングができないため、中央処理
装置、ファジィ推論演算ユニットそれぞれの演算周期が
異なると円滑な処理ができない欠点があった。このため
、中央処理装置は１データづつファジィ推論演算ユニッ
トをアクセスして入力する必要があり、また、ｌ推論結
果づつファジィ推論演算ユニットから読み出さねばなら
ず、人出力だけで相当の時間を要し、機械制御など高速
性を必要とするものに使用できないといった問題点があ
る。

さらに、中央処理装置はサイクルタイミング毎にファジ
ィ推論演算ユニットをアクセスして推論を行うが、ファ
ジィ推論演算ユニットが推論に要する所要時間が長くな
ると正確な結論を得ることができず、制御が不適切なも
のになってしまう欠点がある。しかしながら、従来のプ
ログラマブルコントローラではこの様な状態になっても
そのまま制？ｆｆ１ｌを継続していた。

（ｄ）課題を解決するための手段 この出願の第１の発明は、中央処理装置と、ファジィ推
論演算ユニットと、入出力ユニットと、これらを接続す
るマスタバスとを備えたプログラマブルコントローラで
あって、 前記ファジィ推論演算ユニットは、制御部と、ファジィ
推論演算部と、バスインタフェース部とシールインタフ
ェース部と、これらを接続する内部バスとを有し、 前記バスインタフェース部に、前記中央処理装置、制御
部間で送受されるデータを記憶する共有ＲＡＭを設けた
ことを特徴とする。

この出願の第２の発明は、中央処理装置と、ファジィ推
論演算ユニ−ソトと、入出力ユニットと、これらを接続
するマスタバスとを備えたプログラマブルコントローラ
であって、 前記ファジィ推論演算ユニットは、制御部と、ファジィ
推論演算部と、バスインタフェース部と、ツールインク
フェース部と、これらを接続する内部バスとを有し、 前記制御部に、汎用的なフォーマットで表現された推論
用知識パラメータを受信する手段と、受信した推論用知
識パラメータを前記ファジィ推論演算部が参照可能なフ
ォーマットに変換したのち前記ファジィ推論演算部に転
送する手段とを設けたことを特徴とする。

この出願の第３の発明は、中央処理装置と、ファジィ推
論演算ユニットと、入出力ユニットと、これらを接続す
るマスタバスとを備えたプログラマブルコントローラで
あって、前記中央処理装置に、前記ファジィ推論演算ユ
ニットに入力データを送ったのち、推論結果が出力され
るまでの所要時間が特定時間を超えたとき警告を発する
警告手段を設けたことを特徴とする。

ｔｅ１発明の作用 この発明のプログラマブルコントローラは、中央処理装
置と、ファジィ推論演算ユニットと、入出力ユニットと
、これらを接続するマスクバスとを備えている。

第１の発明では、前記ファジィ推論演算ユニットに、制
御部と、ファジィ推論演算部と、バスインタフェース部
と、これらを接続する内部バスとを有し、前記バスイン
タフェース部に、前記中央処理装置、制御部間で送受さ
れるデータを記憶する共有ＲＡＭを設けた。たとえば、
中央処理装置がファジィ推論演算ユニットにデータを送
る場合には、そのデータ数が複数ブロックにわたる場合
でも、この共有ＲＡＭに一度に書き込めばよく、ファジ
ィ推論演算ユニ７１−は、このデータの読み出しが必要
なときに、共有ＲＡＭをアクセスしてこのデータを読み
出す。これにより、中央処理装置−ファジィ推論演算ユ
ニット間のデータ送受信のための時間が短縮されるとと
もに、送受信タイミングを同期させなくても、読み出さ
れるまで共有ＲＡＭにバッファリングしておくことがで
きる。また、前記マスタバスを中央処理装置が使用して
いる間にも、ファジィ推論演算ユニットの制御部が内部
バスを用いてデータの送受を行うことができ、例えば、
ツールインタフェース部を介してツールマシン等と交信
し、ファジィ推論に用いる知識パラメータの更新等をす
ることができ、ファジィ推論演算ユニットの休止時間を
有効に利用することができる。

また、第２の発明では、前記制御部に、汎用的なフォー
マットで表現された推論用知識パラメータを受信する手
段と、受信した推論用知識パラメータを前記ファジィ推
論演算部が参照可能なフォーマットに変換したのち前記
ファジィ推論演算部に転送する手段とを設けた。これに
より、ツールマシン等では常に汎用的なフォーマットで
知識パラメータを記述することができ、知識パラメータ
の汎用性を保つことができる。かつ、ファジィ推論演算
ユニットではファジィ推論演算部のバージョンを上げて
いっても制御部のフォーマット変換プログラムを変更す
るのみで対応することができ、外部（ツール）とのイン
タフェースを変更しなくてもよい。

また、この出願の第３の発明は、中央処理装置と、ファ
ジィ推論演算ユニットと、入出力ユニットと、これらを
接続するマスタバスとを備えたプログラマブルコントロ
ーラであって、前記中央処理装置に、前記ファジィ推論
演算ユニットに人力データを送ったのち、推論結果が出
力されるまでの所要時間が特定時間を超えたとき警告を
発する警告手段を設けた。これにより、ファジィ推論演
算ユニットの推論時間が中央処理装置の制御サイクル内
に収まらなくなった場合に、警告を発することができ速
やかな対応を促すことができる。

（ｆ）実施例 第１回はこの発明の実施例であるプログラマブルコント
ローラの概略ブロック図である。このプログラマブルコ
ントローラはマイクロプロセッサからなる中央処理装置
１によって制御される装置であり、ｃｐｕ、　　プログ
ラムＲＯＭ、　　ワークＲＡＭ等を内蔵している。この
中央処理装置１はバス５を介して、操作量等を推論する
ためのファジィ推論演算ユニット２、状態量や外乱デー
タ等を収集するための入力ニニット３、および、操作量
データを出力するための出カニニット４が接続されてい
る。入力ニニット３には例えば各種センサ等が接続され
、出カニニット４には制御モータのドライバ等が接続さ
れる。中央処理装置１は、アドレスで各ユニットを識別
し、ファジィ推論演算ユニット２．入力ニニット３．出
カニニット４の各ユニ・ットにおけるバス５とのインタ
フェース部にはハソファが設けられている。このハソフ
ァにより、各ユニットと中央処理装置１との動作が非同
期でも円滑にデータ送受を行うことができる。

第２図は前記ファジィ推論演算ユニット２のブロック図
である。このファジィ推論演算ユニット２はバスインタ
フェース部１４を備え、このバスインタフェース部１４
を介してプログラマフルコントローラ本体側のバス（以
下、ＰＣバスという、）５に接続されている。装置内部
には内部バス１１を有し、この内部バス１１にはバスイ
ンタフェース部１４のほか、制御部１０．知識メモリ１
３ンールインタフエース部１５および双方向ハソファ１
６が接続されている。制御部１０は一般的なマイクロプ
ロセッサで構成される制御装置であり、制御プログラム
を記憶したプログラムメモリ１２が接続されているとと
もに、前記知識メモリ１３が接続されている。知識メモ
リは、ファジィ推論のためのファジィルールやメンハシ
ツブ関数等からなる知識パラメータを汎用的なフォーマ
ットで記憶するハックアップＲＡＭである。ツールイン
タフェース部１５にはファジィルールやメンハシツブ関
数を作成するツールマシン（パーソナルコンピュータ）
２０が接続されている。ツールマシン２０は、所定のタ
イミングに作成した知識パラメータをツールインタフェ
ース部１５を介して知識メモリ１３に直接書き込む。こ
のツールマシン２０が作成する知識パラメータは、デー
タ名称や政策年月日等の管理データを記憶したヘッダ部
等を有する汎用的なものであり、このファジィ推論演算
ユニット２以外でも他の仕様のファジィ推論ユニットで
も使用できる知識パラメータである。

一方、双方向バッファ１６にはファジィ推論演算部１７
および知識メモリ１９が接続されている。このファジィ
推論演算部１７はディジタルシグナルプロセノサ（ＤＳ
Ｐ）で構成されており、高速にファジィ推論を実行する
ことができる。ここで、ディジタルシグナルプロセソサ
とは、ディジクル信号処理専用のマイクロプロセッサで
あり、ディジタル信号処理で多用される高速乗算器やバ
レル・シフタ等を内蔵し、また、命令とデータとを同時
に参照できる機能等を備え、順次処理でありながら、極
めて高速にディジタル信号の処理（ファジィ推論）を実
行できるものである。このファジィ推論演算部１７には
プログラムを記憶したプログラムメモリ１８が接続され
るとともに前記知識メモリ１９が接続されている。知識
メモリ１９は前記知識メモリ１３から転送されてきた知
識パラメータが記憶される。知識メモリ１９に記憶され
る知識パラメータと知識メモリ１３に記憶される知識パ
ラメータとは、内容は同一であるが、知識メモリ１３に
は汎用的なフォーマ・７トのまま書き込まれるのに対し
、知識メモリ１９にはファジィ推論演算部１７が直接利
用可能なフォーマ・７トに変換されて記憶される。この
フォーマット変換とは、ヘッダの削除、各ファジィルー
ルにおいて使用しないラベルの省略等である。

このファジィ推論演算ユニット２は、中央処理装置１〜
ＰＣバス５を介してバスインタフェース部１４（共有Ｒ
ＡＭ３２　：第３図参照）に入力されたデータを、制御
部１０がファジィ推論演算部１７に送ってファジィ推論
を行わせる。推論結果は、制御部１０がバスインタフェ
ース部１４（共有ＲＡＭ３２）に書き込むことにより、
中央処理袋Ｗ１が読み出し可能となる。

第３図は上記バスインタフェース部１４の詳細なブロッ
ク図である。このバスインタフェース部１４には、プロ
グラマフルコントローラ（ＰＣ）本体のスティタス（状
態）を表示するためのユニットチャンネル１およびファ
ジィ推論演算ユニット２のスティタスを表示するための
ユニットチャンネル２を備えるとともに、相互に送受す
るデータを記憶する共有ＲＡＭ３２を有している。また
、この共有ＲＡＭ３２に書き込むデータおよび読み出し
たデータを一次記憶するためのハ・７フア３５．３６が
ＰＣ本体側およびファジィ推論演算ユニット側２に設け
られている。ＰＣ本体側のデータバスはユニットチャン
ネル１．２およびバッファ３５に接続され、ファジィ推
論演算ユニット２の内部バスに含まれるデータバスはユ
ニットチャンネル１，２およびバッファ３６に接続され
ている。また、ＰＣ本体側のアドレスバスは共有ＲＡＭ
；３２に直接接続されるとともに、アドレスデコーダ３
３を介してユニ、トチャン名ル１．２およびバッファ３
５乙こ接続されている。同様にファジィ推論演算ユニッ
トのアドレスバスも、共有ＲＡＭ３２に直接接続される
とともに、アドレスデコーダ３４を介してユニットチャ
ンフル１，２およびバッファ；３６と接続されている。

共有ＲＡＭ３２は中央処理装置１．制御部１０双方のア
ドレス空間の一部を成しているためアドレスバスに出力
されたアドレスで直接アクセスすることができる。ユニ
ットチャンスル１，２おヨヒハ・ッファ３５３６の場合
には各素子毎に異なるアドレスでアクセスする必要があ
るためこれをアドレスデコーダ３３．３４が行う。

ユニットチャンネル１にはＰＣ本体側の状態を示すフラ
グ（第４図（Ａ）参照）が設けられており、ユニットチ
ャンネル２にはファジィ推論演算ユニット２例の状態を
示すフラグ（第４図（Ｂ）参照）が設けられている。ま
た、共有ＲＡＭ３２には中央処理装置１からファジィ推
論演算ユニ、７ト２へ送るデータを記憶するエリア（第
５図（Ａ）参照）やファジィ推論演算ユニット２から中
央処理装置１へ送るデータを記憶するエリア（第５図（
Ｂ）参照）が設定されている。

中央処理装置１はユニットチャンふル２のフラグを参照
してファジィ推論演算ユニット２の状態を判断し、適当
なタイミングに共有ＲＡＭ３２に入力データを書き込み
、また適当なタイミングに共有ＲＡＭ３２から出力デー
タを読み出す。読み出し／書き込みののち、ユニットチ
ャンぶル１の所定のフラグをセット／リセットする。ま
た、ファジィ推論演算ユニット２の制御部１０は、ユニ
ソ）チャンスル１のフラグを参照して中央処理装置１の
スティタス（処理段階）を判断し、適当なタイミングに
共有ＲＡＭ３２に書き込まれた入力データを読み出して
検査したのちファジィ推論演算部１７にこのデータを送
り、推論終了後出力データを共有ＲＡＭ３２に書き込む
。読み出し／書き込みののち、ユニットチャンネル２の
指定のフラグをセット／リセットする。

第４図（Ａ）、（Ｂ）はユニットチャンネル１２のビッ
ト構成を示す図である。同図（Ａ）はユニットチャンネ
ル１のビット構成を示している。

ユニットチャンネル１は１６ビ・ノドからなるレジスタ
であり、そのうち下位３ビツトがＰＣ本体（中央処理装
置１）の状態を示すフラグとなっている。このうち、 ビット０２はＰＣＭ出中フシグである。このフラグのセ
ットは、ファジィ推論演算ユニット２が共有ＲＡＭ３２
に書き込んだ出力データを中央処理装置】がまだ読み出
していないことを示す。

ビット０１はＰＣ書込完了フラグである。このフラグの
セットは、中央処理装置１がらファジィ推論演算ユニッ
ト２に送られるべき入力データがすでに共有ＲＡＭ３２
に書き込まれていることを示す。

ビ・ット００はＰＣビジーフラグである。このフラグの
セントは、中央処理装置１が共有ＲＡ　Ｍ　３２をアク
セスしていることを示す。

Ｉｎ１（Ｂ）はユニットチャンスル２のビット構成を示
す図である。ユニットチャンネル２も１６ビツトで構成
されており、このうちビットｏ７およびビット０５〜０
０がファジィ推論演算ユニットの状態を示すフラグとし
て用いられている。

ビット０７はファジィ動作中フラグである。このフラグ
のセントは、ファジィ推論演算ユニットが動作状態にあ
り、他のアクセスを受は付けられないことを示す。

ビット０５はハソテリ異常フラグである。このフラグの
セントは、ファジィ推論演算ユニット２を駆動すべきハ
ソテリの電圧が低下したことを示す。

ビット０５はメモリ異常フラグである。このフラグはフ
ァジィ推論演算ユニット２の知識メモリに記憶されてい
る内容に異常が生じたときセットされる。

ビット０３はファジィ異常フラグである。このフラグは
ＤＳＰメモリ等ハートの異常が往じたときセットされる
フラグであり、このフラグがセットされた場合には全て
の動作が停止する。

ビット０２はユニット書込完了フラグである。

このフラグはファジィ推論演算ユニットが出力データを
共有ＲＡＭ３２に書き込んだときセットされるフラグで
ある・ ビ・７ト０１はユニット書込中フラグである。このフラ
グの七ノドは、中央処理装置１が共有ＲＡＭ３２に書き
込んだ入力データを制御部１ｏがまだ読み出していない
ことを示す。

ビットＯＯはユニットビジィフラグである。このフラグ
のセットは、ファジィ推論演算ユニソト２の制御部ＩＯ
が共有ＲＡＭ３２をアクセス中であることを示す。

第５図（Ａ）、　（Ｂ）は共有ＲＡＭ３２のフォーマッ
トを示す図である。第５図（Ａ）は中央処理装置１から
ファジィ推論演算ユニット２の制御部１０へ送られる入
力データの記憶エリアのフォーマットを示している。こ
のファジィ推論演算ユニット２が受は付けることのでき
る入力データ数は最大８であるため、共有ＲＡＭ３２に
は０〜７の８個の入力データの記憶エリアが設けられて
いる。各データの記憶エリアは１６ビツト構成になって
いるが、ファジィ推論演算部１７は１２ビツトのプロセ
ンサであるため、ビット１１〜０に入力データが書き込
まれ、ビット１５〜１２にはＯが書き込まれる。同図（
Ｂ）はファジィ推論演算ユニットから中央処理装置１に
送られる出力データおよびエラーコードの記憶エリアの
フォーマ・ノドを示している。ファジィ推論演算部１７
は上記８人力のデータに対して２個の推論結果を出力す
ることができるため、出力データのために１６ビソト×
２のエリア設けられている。出力データも入力データと
同様１２ビツトであるため、ビット１５〜１２にはＯが
書き込まれる。また、２個の出力データ０．１のそれぞ
れに対応して２個のエラーコートエリア０，１が設けら
れている。このエラーコードエリアのうちビット１５．
およびビット４〜０に各種のエラーに対応するフラグが
割り当てられている。

ビット１５は計算エラーフラグである。計算エラーが発
生した時このフラグがセットされる。

ビット４は出力確定不能フラグである。このフラグは入
力されたデータに基づいてファジィ推論を行った場合、
全ての適合度がＯとなり、後件部出力が得られなかった
場合にセットされるフラグである。この場合、仮の出力
データとしてＦＦＦＦが出力データエリアにセントされ
る。

ビット３は圧力未定義フラグである。このフラグは入力
データに基づいて推論を行った結果、その推論に用いら
れたルールからは出力が定義されていなかった場合にセ
ットされるフラグである。

この場合に対応する出力データエリアにはＥＦＦＦの数
値がセントされる。

ビ・ノド２は入力データ不足フラグである。このフラグ
は所定の推論を行うために必要なデータ数がＰＣから人
力されなかった場合にセットされるフラグであり、出力
データエリアには不足したデータを無視して推論を行っ
た結果の数値がセットされる。

ビット１は入力データ過剰フラグである。このフラグは
推論に必要な入力データ数以上のデータが入力された場
合にセントされる。この場合、ファジィ推論は過剰なデ
ータを無視して行われる。

ビットＯは入力データレンジオーハーフラグである。こ
のデータは入力されたデータの何れかが受付可能なレン
ジをオーバーした場合にセットされるフラグである。こ
の場合、レンジオーバーしたデータに関してはオーバー
分を切捨てて取り扱われる。

以上のエラーコードは出力データとともに中央処理装置
ｌに送り返されるが、このエラーコートに基づいて出力
データをどのように取り扱うかは中央処理装置１のプロ
グラム如何であり、エラーの種類によって、出力データ
の有効／無効を判断するようにすればよい。

第６図のタイミングチャート第７図、第８図のフローチ
ャートを参照して前記中央制御装置および制御部の動作
を説明する。第６図のタイミングチャートはファジィ推
論演算ユニット２のパスインタフェース部１４における
ユニットチャンネル１．２に設定されたフラグの七ノド
／リセット状態を示すタイミングチャートである。第７
図（Ａ）、（Ｂ）は中央処理装置ｌがファジィ推論演算
ユニ・７ト２に対して推論のためのデータを入力する動
作および推論出力を取り出す動作である。また、第８図
（Ａ）はファジィ推論演算ユニットの制御部１０の通常
動作を示すフローチャート、同図（Ｂ）は通常動作のう
ちツールマシンから知識パラメータを受信する動作を示
すフローチャート、同図スイッチ（Ｃ）、（Ｄ）はＰＣ
からデータを受は付けた時およびＰＣに対してデータを
出力する時の動作を示すフローチャートである。

第７図（Ａ）において中央処理装置１がファジィ推論演
算ユニットに対してファジィ推論を行わせる時まずユニ
ソトチでンネル２のビット０１およびビット００、すな
わち、ユニット続出中フラグおよびユニットビジーフラ
グ（００）を参照する。これらのフラグが何れもリセッ
トしていればアクセス可能であるとしてｎ２からｎ３に
進み、共有ＲＡＭ３２の入力データエリアに入力データ
を書き込む（ｎ３）、書き込みが完了するとｎ４からｎ
５に進み、ユニットチャンネル１の書込完了フラグ（０
１）をセントする。このセットに連動してユニットチャ
ンネル２のユニット続出中フラグ（０１）もセットされ
る。すなわち、ユニットチャンネル１のビット０１とユ
ニットチャンネル２のビット０１とはハード的に連動し
ている。一方、ｎｌのフラグ確認動作においてユニット
続出中フラグ（０１）またはユニットビジーフラグ（０
０）の何れかがセットしていた場合にはエラー表示をし
て（ｎ６）リターンする。

次に、第８図（Ｃ）を参照して制御部１０の割込動作を
説明する。上記ユニット続出中フラグ（０１）のセント
によって制御部１０には割り込みが掛かる。この割込動
作が同図（Ｃ）の動作である。

この割込動作がスタートするとまずファジィ推論演算部
１７がＨＡＬＴ状態であるか否かを確認する（ｎ４１）
、このＨＡＬＴの確認は双方向バッファ１６内に設定さ
れているＨＡＬＴフラグによって行うことができる。Ｈ
ＡＬＴであれば共通ＲＡＭ３２にセントされている入力
データをチエツクして（ｎ４３）入力データの転送を行
う（ｎ４５）、この場合において、入力データに異常が
ある場合には対応する処理を行ったのち（ｎ４７）入力
データの転送を行う。対応する処理とはレンジオーバし
たデータを許容レンジ内で切り捨てる処理や不足する入
力データを補う処理等である。この処理とともに共有Ｒ
ＡＭ３２のエラーコード内の対応するフラグがセットさ
れる。こののちファジィ推論演算部１７のＨＡＬＴを解
除して推論処理をスタートさせ（ｎ４６）リターンする
。一方ｎ４１でＨＡＬＴフラグがリセットしていた場合
にはｎ４２の判断でリターンする。

第８図（Ｄ）はファジィ推論演算部１７が推論を絽えた
ときの割り込み動作である。ファジィ推論演算部１７は
ファジィ推論を終えると、その結論出力をバッファ１６
に入力したのちＴＲＡＰ命令を出力して自ら停止する。

このＴＲＡＰ命令はバッファ１６を介して制御部１０に
伝えられ割り込みとして扱われる。この割り込みが掛か
ると、この第８図（Ｄ）の動作がスタートする。まずｎ
５１でファジィ推論演算部１７がＴＲＡＰ状態であるこ
とを確認する（ｎ　５１）、ＴＲＡＰ状態であれば動作
完了であるためＨＡＬＴ命令を出力してファジィ推論演
算部１７をＨＡ　Ｌ　Ｔ、状態にしくｎ５３）、バッフ
ァ１６に記憶されている出力データをバスインタフェー
ス部の共有ＲＡＭ３２に転送する（ｎ５５）、このとき
、ユニットチャンネルｌのＰＣビジーフラグ（００）を
参照してリセットしていることを確認したのち（ｎ　５
４）転送を実行する。この転送と同時にこのモニタデー
タを回収して制御部ｌＯに蓄積記憶する。モニタデータ
とは、推論時に最も寄与度の高かったファジィルールの
リスト等である。転送ののちユニット続出中フラグ（Ｏ
ｌ）をリセットするとともにユニ・７ト書込完了フラグ
（００）をセントする（ｎ５７）。このフラグのセント
リセットに連動してユニットチャンネル１のＰＣ書込完
了フラグ（０１）がリセットされるとともに、ＰＣＣ続
出ラフラグ０２）がセットされる。これらのフラグはハ
ード的に連動している。このフラグの状態を確認した中
央処理装置１は第７図（Ｂ）の動作を実行する。

第７図（Ｂ）の動作および同図（Ａ）の動作はＰＣの制
御サイクル（１ｍｓ〜２ｍ５）毎に実行される動作であ
る。中央処理装置１は、この制御サイクル毎にファジィ
推論を行い、その出力データに基づいて操作量を演算す
る。同図（Ｂ）の動作は続出タイミングに実行される。

この動作がスタートすると、まずバスインタフェース部
１４のユニットチャンネル２のフラグを確認する（ｎｉ
ｌ）。

ユニットビジーフラグ（００）がリセットしており、ユ
ニット書込完了フラグ（０３）がセントしていれ続出可
能であるためｎ１２からｎ１３に進む。

１３ではデータを読み出して所定のエリアに格ｊする。

こののち各データのエラーコードを確認（ｎ１４）、エ
ラーがあればそのエラーの内容ヲニウントアップして（
ｎ１５．ｎ１６）リターン−・る。なお、エラーの内容
によっては読み出され７′データをキャンセルするよう
にしてもよい。−ニ、続出タイミングにフラグを確認し
たとき所定Ｃ状態（ユニットビジーフラグ（００）リセ
ソトユ；ソト書込完了フラグ（０３）セット）になって
いなノった場合、すなわちユニットビジーフラグ（００
）　７：セントしているかまたはユニット書込完了フラ
イ（０３）がリセットしている場合には、第７図（Ａ）
の書き込みタイミングとこの読み出しタイミンクの間に
ファジィ推論演算ユニット２がファジィ１論を完了する
ことができなかったことであるたν、ｎ１２からｎ１７
に進む。ｎ１７では所定の権御サイクル内にファジィ推
論が完了しなかった旨を中処理装置１の表示器に表示し
、最適な制御カ行われていない旨を警告する。警告のの
ち前回の出力データを用いて制御処理動作を続行する（
０１８）。

第８図（Ａ）、（Ｂ）はデータの入力のための割り込み
が掛からない場合の通常の動作を示している。同図（Ａ
）は制御部１０の通常ルーチンである。まず動作の開始
時にイニシャル処理を実行する（ｎ２１）。イニシャル
処理としてはハソテリハソクアンプされている知識メモ
リ１３の内容チエツク、この知識内容をファジィ推論演
算部１７が用いる知識メモリＩｎこ転送する処理、レジ
スタのリセット等である。こののち、ウールマシン２０
からコマンドが入力されたことをｎ２３で判断するまで
ｎ２２で自己診断動作を行いつつ待機する。ここで自己
診断動作にはハフテリ電圧チエツク動作。知識パラメー
タの診断、ファジィ推論演算部のプログラム・知識パラ
メータの診断等が含まれる。これらのチエツク動作の結
果異常が発生した場合にはバスインタフェース部のユニ
ットチャン矛ル２のそれぞれ対応フラグをセットする。

ツールマシン２０からコマンドが入力されたことをｎ２
３で判断した場合にはｎ２４でこのコマンドを受信し、
その内容を解析する（ｎ２５）、コマンドには例えば、
知識メモリ１３に記憶されている知識パラメータを返送
す旨のコマンドやツールマシン２０が送信してくる知識
パラメータを受信して知識メモリ１３に書き込む旨のコ
マンド等がある。コマンドの内容を解析したのち、ｎ２
６で対応する処理を実行する。実行ののちｎ２２にもど
る。

同図（Ｂ）はツールマシンからＦＤコマンド（ツールマ
シンが送信する知識パラメータを受信記憶する旨のコマ
ンド）を受信したときの動作を示すフローチャートであ
る。ツールマシン２０から１ブロツク毎に送信されてく
る知識パラメータを受信し知識メモリに格納する（ｎ３
１）、この受信動作を終了コードが送信されてくるまで
続行する（ｎ３２）、次に、受信した知識パラメータを
ファジィ推論演算部１７が用いる知識メモリ１９に転送
するためファジィ推論演算部（ＤＳＰ）１７のＨＡＬＴ
状態を解除する（ｎ３３）、こののち、知識パラメータ
のフォーマットをファジィ推論演算部１７が直接利用可
能な形式に変換して（ｎ３４）、知識メモリ１９に送信
する（ｎ３５）、ＤＳＰ１７は受信したデータを知識メ
モリの所定エリアに記憶する。フォーマットの変換は、
ヘッダ部の削除や推論に用いられない入力ラヘルの省略
等である。全ての知識パラメータについてこの処理を行
い、終了すれば（ｎ３６）、ファジィ推論演算部１７を
ＨＡＬＴ状態にして（ｎ３７）リターンする。

ここでツールマシン２０からは各種のファジィ推論装置
で実行可能な汎用的なフォーマットで知識パラメータが
送信されてくるが、内部で実際にファジィ推論を行う装
置（ファジィ推論演算部１７）においては、可能な限り
高速に推論を実行するため、それに適した形式で知識メ
モリを構成する必要がある。このため、制御部が一旦汎
用的なフォーマットの知識パラメータを受信したのちこ
れを変換してファジィ推論演算部に送信する。また、ツ
ールインタフェース部１５を介したツールマシン２０と
の交信は外部通信であるため通信速度をある程度のボー
レート以上に上げることができず、全知識パラメータの
受信には相当の時間を有するが、制御部１０からファジ
ィ推論演算部１７への送信は内部バス１１を介した完全
同期のデータ転送であるため極めて高速に行うことがで
きる。すなわち、ファジィ推論演算部１７がファジィ推
論を行っている間は制御部１０は空き時間であるため、
この間にツールマシンと交信し、ファジィ推論演算部が
空きになったとき、これを転送するようにすることもで
きる。

なお、ファジィ推論演算部１７がファジィ推論に要する
時間はファジィルールや入力数に依存する部分が大きく
、ファジィ推論の推論結果とともに、その推論結果への
寄与度の大きいファジィルールがモニタデータとしてフ
ァジィ推論演算部から出力される。制御部１０はこのデ
ータを蓄積記憶してファジィ推論に寄与しないデータ（
知識パラメータ）を削除していくようにすることもてき
る。このようにすることにより、ファジィ推論の精度を
落とすことなくファジィ推論の速度を上昇させていくこ
とができる。またさらに、このモニタ結果を制御部１０
がツールマシン２０に返送し、ツールマシンが新たにフ
ァジィルールを再＋を成して制御部１０に転送するよう
にすることも可能である。

ｆｇ１発明の効果 以上のようにこの発明のプログラマブルコントローラで
は、中央処理装置が制御するマスクバスに加えてファジ
ィ推論演算ユニットが独自にデータ転送、外部通信等に
使用することができる内部バスを備えたことにより、中
央処理装置が制御対象をコントロールしている間に、フ
ァジィ推論演算ユニットでは独自の処理（例えは、知識
パラメータの送受信等）を行うことができ、処理速度を
向上することができる。さらに、マスタバス−内部バス
間のバスインタフェース部に共有ＲＡＭを設けたことに
より、多くのデータを一度に転送することができ、送受
信の時間短縮を図ることができるとともに、送信側と受
信側の同期をとる必要がなく、送信側が送信できるとき
にデータを共有ＲＡＭに書き込んでおけば、受信側が必
要なときにこれを参照することができる。これにより、
送信側、受信側の装置（中央処理装置、ファジィ推論演
算ユニット）の負担が軽くなり処理速度を向上すること
ができる。

また、制御部が汎用的なフォーマットで知識パラメータ
を受信してファジィ推論演算部に適したフォーマットに
変換して転送するようにしたことにより、ツールマシン
は各種のファジィ推論装置で使用可能な汎用的なフォー
マットで知識パラメータを記述することができるうえ、
装置内部では実際にファジィ推論を行う装置（ファジィ
推論演算部）が最高速で推論を実行できる形式の知識メ
モリを構成することができる。これによって、ツールマ
シンの汎用性を保つことができるとともに、他の装置影
響を与えることなくファジィ推論演算ユニットのハージ
ョンアソプをすることが可能になる。

さらに、この発明では、ファジィ推論演算ユニットが推
論に要する時間が特定時間を超えたとき警告を発するよ
うにしたことにより、中央処理装置の制御サイクルを超
えるような推論で制御を続けたときには、係員がこれに
気付いて対応を、Ｊ：ることができる。これによって、
フラグ適切な制御を継続することがなくなり、プログラ
マブルコントローラの信頼性を向上することができる。

【図面の簡単な説明】

第１図はこの発明の実施例であるプログラマフルコント
ローラの概略ブロック図、第２図は同プログラマブルコ
ントローラに用いられるファジィ推論演算ユニットのブ
ロック図、第３図は同ファジィ推ｍ演算ユニットのバス
インタフェース部のフロック図である。第４図および第
５図は同バスインタフェース部のユニットチャンぶルお
よび共有ＲＡＭのデータフォーマットを示す図、第６図
はユニ・７トチヤンネルに設定されるフラグのセット／
リセットのタイミングチャートを示す図、第７図（Ａ）
、　（Ｂ）は前記プログラマブルコントロ−ラの中央処
理装置の動作を示すフローチャート、第８図（Ａ）〜（
Ｄ）は前記ファジィ推論演算部の制御部の動作を示すフ
ローチャートである。 １−中央制御装置、 ２−ファジィ推論演算ユニット、 ５−ＰＣバス（マスクバス）、 １０−制御部、１１−内部バス、 １７−ファジィ推論演算部、 １３．１’９−知識メモリ、 １４−バスインタフェース部、 １５−ツールインタフェース部、 ２０−ツールマシン、 ３０．３１−ユニントチャンネル１゜ ３２−共有ＲＡＭ。 ２、

Claims (3)

【特許請求の範囲】
1. （１）中央処理装置と、ファジィ推論演算ユニットと、
   入出力ユニットと、これらを接続するマスタバスとを備
   えたプログラマブルコントローラであって、 前記ファジィ推論演算ユニットは、制御部と、ファジィ
   推論演算部と、バスインタフェース部と、ツールインタ
   フェース部と、これらを接続する内部バスとを有し、 前記バスインタフェース部に、前記中央処理装置、制御
   部間で送受されるデータを記憶する共有ＲＡＭを設けた
   ことを特徴とするプログラマブルコントローラ。
2. （２）中央処理装置と、ファジィ推論演算ユニットと、
   入出力ユニットと、これらを接続するマスタバスとを備
   えたプログラマブルコントローラであって、 前記ファジィ推論演算ユニットは、制御部と、ファジィ
   推論演算部と、バスインタフェース部と、ツールインタ
   フェース部と、これらを接続する内部バスとを有し、 前記制御部に、汎用的なフォーマットで表現された推論
   用知識パラメータを受信する手段と、受信した推論用知
   識パラメータを前記ファジィ推論演算部が参照可能なフ
   ォーマットに変換したのち前記ファジィ推論演算部に転
   送する手段とを設けたことを特徴とするプログラマブル
   コントローラ。
3. （３）中央処理装置と、ファジィ推論演算ユニットと、
   入出力ユニットと、これらを接続するマスタバスとを備
   えたプログラマブルコントローラであって、 前記中央処理装置に、前記ファジィ推論演算ユニットに
   入力データを送ったのち、推論結果が出力されるまでの
   所要時間が特定時間を超えたとき警告を発する警告手段
   を設けたことを特徴とするプログラマブルコントローラ
   。