JPH0424739B2 - - Google Patents
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- Publication number
- JPH0424739B2 JPH0424739B2 JP60151983A JP15198385A JPH0424739B2 JP H0424739 B2 JPH0424739 B2 JP H0424739B2 JP 60151983 A JP60151983 A JP 60151983A JP 15198385 A JP15198385 A JP 15198385A JP H0424739 B2 JPH0424739 B2 JP H0424739B2
- Authority
- JP
- Japan
- Prior art keywords
- data transmission
- data
- transmission path
- branch
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Bus Control (AREA)
- Information Transfer Systems (AREA)
Description
〔産業上の利用分野〕
この発明は、主として非同期動作するシステム
間でデータ伝送を行なうデータ伝送装置に関する
ものである。 〔従来の技術〕 従来、非同期システム間でデータ伝送を行なう
方法としては、FIFO（フアーストイン・フアース
トアウト）メモリをシステム間のバツフアとして
用いる方法が一般的であつた（インタフエイス
1984年８月号 第268頁〜第270頁参照）。例えば、
非同期に動作するＡシステムとＢシステム間でデ
ータ伝送を行なう場合には、第６図に示されるよ
うに、Ａシステム１の出力とＢシステム２の入力
との間にFIFOメモリ３を接続し、Ａシステム１
の出力をバツフアする構成がとられる。また複数
の非同期システム間でデータ伝送を行なう場合に
は、第７図に示されるように、各非同期システム
４〜７間にFIFOメモリ８〜１０を接続する構成
がとられる。 ところで従来のデータ伝送装置では、FIFOメ
モリは単にデータのバツフア機能を有するだけで
あるので、このようなFIFOメモリを非同期シス
テム間のデータ伝送に用いるようにすると複数の
非同期システムを直列的にしか接続することがで
きず、そのためFIFOメモリによつて接続された
全体システムは単純なカスケード接続によるパイ
プライン処理機構を構築するにすぎず、その自由
度が極めて低いという問題があつた。 これに対し、本件出願人は、非同期システム間
を接続して全体システムを構築する際に大きな自
由度を与えることのできるデータ伝送装置を開発
し、出願している（特願昭60−33035号、特願昭
60−33036号参照）。これは非同期自走式シフトレ
ジスタを用いて入力データ伝送路、出力データ伝
送路、分岐データ伝送路、合流データ伝送路を構
成し、入力データ伝送路上のデータが分岐すべき
データであるか否かを分岐判定手段で判定し、分
岐すべきデータであるときはこのデータを入力デ
ータ伝送路から分岐データ伝送路に与え、それ以
外のときは入力データ伝送路上のデータを出力デ
ータ伝送路に与えるようにし、一方、入力及び出
力データ伝送路上に空きバツフアがあるときは合
流データ伝送路上のデータを出力データ伝送路に
与えるようにし、これらにより非同期システムを
直列的のみならず並列的にも接続できるようにし
たものである。 〔発明が解決しようとする問題点〕 しかるに上述のデータ伝送装置では、その分岐部
においては、入力データ伝送路上のデータ、例え
ば該データの特定ビツトの“０”から“１”の立
ち上りによつて分岐判定手段が作動するという構
成を採用しているので、装置を起動した時に伝送
路の特定ビツトが“１”となつていることがあ
り、この場合には分岐判定手段が作動せず、分岐
すべきデータであるにもかかわらず、データの分
岐が行なわれないという問題がある。 この発明は、以上のような問題点を解消するた
めになされたもので、確実にデータの分岐を行な
うことのできるデータ伝送装置を提供することを
目的としている。 〔問題点を解決するための手段〕 この発明に係るデータ伝送装置は、入力データ
伝送路、出力データ伝送路及び分岐データ伝送路
を自走式シフトレジスタを用いて構成し、入力デ
ータ伝送路上のデータに応じて作動し、該データ
が分岐データか否かを判定する分岐判定手段と、
入力データ伝送路上のデータを通常は出力データ
伝送路に、分岐データの時は分岐データ伝送路に
与える分岐制御手段と、装置の起動時に入力デー
タ伝送路を初期化状態にするための初期化データ
を発生する初期化データ発生手段とを設けたもの
である。 〔作用〕 この発明においては、装置が起動されると、初
期化データ発生手段が入力データ伝送路に初期化
データを与えて、入力データ伝送路が初期化状態
となり、その後入力データ伝送路に分岐すべきデ
ータが入力されると、分岐判定手段は該データに
応じて作動して分岐の判定を行なうものである。 〔実施例〕 以下、本発明の実施例を図について説明する。 第１図ないし第５図は本発明の一実施例による
データ伝送装置を示す。第１図は本実施例の全体
構成図を示し、図において、１１，１２，１３は
非同期自走式シフトレジスタを用いて構成された
入力データ伝送路、出力データ伝送路及び分岐デ
ータ伝送路、１４は入力データ伝送路１１上のデ
ータを出力データ伝送路１２または分岐データ伝
送路１３に与える分岐制御部、１５は入力データ
伝送路１１上のデータに応じて作動し、入力デー
タ伝送路１１上のデータの有する条件と分岐条件
とを比較して両者が一致したときは分岐制御部１
４に分岐制御信号を与える分岐判定部、１６は装
置の起動時に入力データ伝送路１１を初期化状態
にするための初期化データを入力データ伝送路１
１に与える初期化データ発生部である。 また第２図及び第３図は入力データ伝送路１
１、出力データ伝送路１２及び分岐データ伝送路
１３に用いられる非同期自走式シフトレジスタの
一例を示す。第２図において、１９は並列データ
ラツチ、２０は３入力NAND２１，２入力
NAND２２，２３によつて構成され、並列デー
タラツチ１９に立上りエツジトリガを与える転送
制御回路（以下Ｃ素子と記す）である。非同期自
走式シフトレジスタとは、入力されたデータを次
段のレジスタが空いていることを条件としてシフ
トクロツクを用いずに自動的に出力方向にシフト
していくようなレジスタをいい、データのバツフ
ア機能を有するものである。そしてこの非同期自
走式シフトレジスタは並列データラツチ１９とＣ
素子２０とから構成され、Ｃ素子２０はP0，P3
の２つの入力を受け、P1，P2の２つの出力を出
すものであり、Ｃ素子２０の内部状態はこの４つ
の信号P0〜P3の状態によつて決定され、下表に
示すようにS0〜S8の９つの状態をとる。なお以下
の説明では、論理値の０，１は各々信号値のロー
レベル、ハイレベルに相当するものとする。
間でデータ伝送を行なうデータ伝送装置に関する
ものである。 〔従来の技術〕 従来、非同期システム間でデータ伝送を行なう
方法としては、FIFO（フアーストイン・フアース
トアウト）メモリをシステム間のバツフアとして
用いる方法が一般的であつた（インタフエイス
1984年８月号 第268頁〜第270頁参照）。例えば、
非同期に動作するＡシステムとＢシステム間でデ
ータ伝送を行なう場合には、第６図に示されるよ
うに、Ａシステム１の出力とＢシステム２の入力
との間にFIFOメモリ３を接続し、Ａシステム１
の出力をバツフアする構成がとられる。また複数
の非同期システム間でデータ伝送を行なう場合に
は、第７図に示されるように、各非同期システム
４〜７間にFIFOメモリ８〜１０を接続する構成
がとられる。 ところで従来のデータ伝送装置では、FIFOメ
モリは単にデータのバツフア機能を有するだけで
あるので、このようなFIFOメモリを非同期シス
テム間のデータ伝送に用いるようにすると複数の
非同期システムを直列的にしか接続することがで
きず、そのためFIFOメモリによつて接続された
全体システムは単純なカスケード接続によるパイ
プライン処理機構を構築するにすぎず、その自由
度が極めて低いという問題があつた。 これに対し、本件出願人は、非同期システム間
を接続して全体システムを構築する際に大きな自
由度を与えることのできるデータ伝送装置を開発
し、出願している（特願昭60−33035号、特願昭
60−33036号参照）。これは非同期自走式シフトレ
ジスタを用いて入力データ伝送路、出力データ伝
送路、分岐データ伝送路、合流データ伝送路を構
成し、入力データ伝送路上のデータが分岐すべき
データであるか否かを分岐判定手段で判定し、分
岐すべきデータであるときはこのデータを入力デ
ータ伝送路から分岐データ伝送路に与え、それ以
外のときは入力データ伝送路上のデータを出力デ
ータ伝送路に与えるようにし、一方、入力及び出
力データ伝送路上に空きバツフアがあるときは合
流データ伝送路上のデータを出力データ伝送路に
与えるようにし、これらにより非同期システムを
直列的のみならず並列的にも接続できるようにし
たものである。 〔発明が解決しようとする問題点〕 しかるに上述のデータ伝送装置では、その分岐部
においては、入力データ伝送路上のデータ、例え
ば該データの特定ビツトの“０”から“１”の立
ち上りによつて分岐判定手段が作動するという構
成を採用しているので、装置を起動した時に伝送
路の特定ビツトが“１”となつていることがあ
り、この場合には分岐判定手段が作動せず、分岐
すべきデータであるにもかかわらず、データの分
岐が行なわれないという問題がある。 この発明は、以上のような問題点を解消するた
めになされたもので、確実にデータの分岐を行な
うことのできるデータ伝送装置を提供することを
目的としている。 〔問題点を解決するための手段〕 この発明に係るデータ伝送装置は、入力データ
伝送路、出力データ伝送路及び分岐データ伝送路
を自走式シフトレジスタを用いて構成し、入力デ
ータ伝送路上のデータに応じて作動し、該データ
が分岐データか否かを判定する分岐判定手段と、
入力データ伝送路上のデータを通常は出力データ
伝送路に、分岐データの時は分岐データ伝送路に
与える分岐制御手段と、装置の起動時に入力デー
タ伝送路を初期化状態にするための初期化データ
を発生する初期化データ発生手段とを設けたもの
である。 〔作用〕 この発明においては、装置が起動されると、初
期化データ発生手段が入力データ伝送路に初期化
データを与えて、入力データ伝送路が初期化状態
となり、その後入力データ伝送路に分岐すべきデ
ータが入力されると、分岐判定手段は該データに
応じて作動して分岐の判定を行なうものである。 〔実施例〕 以下、本発明の実施例を図について説明する。 第１図ないし第５図は本発明の一実施例による
データ伝送装置を示す。第１図は本実施例の全体
構成図を示し、図において、１１，１２，１３は
非同期自走式シフトレジスタを用いて構成された
入力データ伝送路、出力データ伝送路及び分岐デ
ータ伝送路、１４は入力データ伝送路１１上のデ
ータを出力データ伝送路１２または分岐データ伝
送路１３に与える分岐制御部、１５は入力データ
伝送路１１上のデータに応じて作動し、入力デー
タ伝送路１１上のデータの有する条件と分岐条件
とを比較して両者が一致したときは分岐制御部１
４に分岐制御信号を与える分岐判定部、１６は装
置の起動時に入力データ伝送路１１を初期化状態
にするための初期化データを入力データ伝送路１
１に与える初期化データ発生部である。 また第２図及び第３図は入力データ伝送路１
１、出力データ伝送路１２及び分岐データ伝送路
１３に用いられる非同期自走式シフトレジスタの
一例を示す。第２図において、１９は並列データ
ラツチ、２０は３入力NAND２１，２入力
NAND２２，２３によつて構成され、並列デー
タラツチ１９に立上りエツジトリガを与える転送
制御回路（以下Ｃ素子と記す）である。非同期自
走式シフトレジスタとは、入力されたデータを次
段のレジスタが空いていることを条件としてシフ
トクロツクを用いずに自動的に出力方向にシフト
していくようなレジスタをいい、データのバツフ
ア機能を有するものである。そしてこの非同期自
走式シフトレジスタは並列データラツチ１９とＣ
素子２０とから構成され、Ｃ素子２０はP0，P3
の２つの入力を受け、P1，P2の２つの出力を出
すものであり、Ｃ素子２０の内部状態はこの４つ
の信号P0〜P3の状態によつて決定され、下表に
示すようにS0〜S8の９つの状態をとる。なお以下
の説明では、論理値の０，１は各々信号値のロー
レベル、ハイレベルに相当するものとする。
以上のように本発明によれば、データ伝送装置
において、装置の起動時に特定のデータを流して
伝送路の初期化を行なうようにしたので、データ
の分岐を確実に行なえる効果がある。
において、装置の起動時に特定のデータを流して
伝送路の初期化を行なうようにしたので、データ
の分岐を確実に行なえる効果がある。
第１図は本発明の一実施例によるデータ伝送装
置の全体構成図、第２図及び第３図はともに上記
装置において用いられる非同期自走式シフトレジ
スタの１例を示す回路構成図、第４図はこの非同
期自走式シフトレジスタの機能を説明するための
図、第５図は上記装置の具体的な回路構成図、第
６図及び第７図は従来のデータ伝送装置を示す
図、第８図ａ，ｂは本発明で使用され得る他のＣ
素子の例を示す図である。 １１……入力データ伝送路、１２……出力デー
タ伝送路、１３……分岐データ伝送路、１４……
分岐制御部、１５……分岐判定部、１６……初期
化データ発生部。なお図中同一符号は同一又は相
当部分を示す。
置の全体構成図、第２図及び第３図はともに上記
装置において用いられる非同期自走式シフトレジ
スタの１例を示す回路構成図、第４図はこの非同
期自走式シフトレジスタの機能を説明するための
図、第５図は上記装置の具体的な回路構成図、第
６図及び第７図は従来のデータ伝送装置を示す
図、第８図ａ，ｂは本発明で使用され得る他のＣ
素子の例を示す図である。 １１……入力データ伝送路、１２……出力デー
タ伝送路、１３……分岐データ伝送路、１４……
分岐制御部、１５……分岐判定部、１６……初期
化データ発生部。なお図中同一符号は同一又は相
当部分を示す。
Claims (1)
- １ システム間のデータ伝送を行なうデータ伝送
装置であつて、複数のデータ記憶手段及び隣接段
の転送制御回路からの制御信号に応じて自段のデ
ータ記憶手段を制御する各段の転送制御回路から
なるシフトレジスタを用いて構成された入力デー
タ伝送路、出力データ伝送路及び分岐データ伝送
路と、上記入力データ伝送路上のデータに応じて
作動し該データが分岐すべきデータであるか否か
を判定する分岐判定手段と、通常は上記入力デー
タ伝送路上のデータを上記出力データ伝送路に与
え上記分岐判定手段が上記入力データ伝送路上の
データを分岐すべきデータと判定した時は該デー
タを分岐データ伝送路に与える分岐判定手段と、
装置の起動時に上記入力データ伝送路を初期化状
態にするためのデータを上記入力伝送路に与える
初期化データ発生手段とを備えたことを特徴とす
るデータ伝送装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60151983A JPS6210753A (ja) | 1985-07-09 | 1985-07-09 | デ−タ伝送装置 |
| US07/432,355 US4972445A (en) | 1985-07-09 | 1989-11-06 | Data transmission apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60151983A JPS6210753A (ja) | 1985-07-09 | 1985-07-09 | デ−タ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6210753A JPS6210753A (ja) | 1987-01-19 |
| JPH0424739B2 true JPH0424739B2 (ja) | 1992-04-27 |
Family
ID=15530496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60151983A Granted JPS6210753A (ja) | 1985-07-09 | 1985-07-09 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6210753A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5870360A (ja) * | 1981-10-22 | 1983-04-26 | Nec Corp | デ−タフロ−処新装置 |
| JPS58127246A (ja) * | 1982-01-26 | 1983-07-29 | Nec Corp | リングバスインタフエイス回路 |
-
1985
- 1985-07-09 JP JP60151983A patent/JPS6210753A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6210753A (ja) | 1987-01-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |