JPH0424929A - セラミックパッケージ - Google Patents
セラミックパッケージInfo
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- JPH0424929A JPH0424929A JP2124975A JP12497590A JPH0424929A JP H0424929 A JPH0424929 A JP H0424929A JP 2124975 A JP2124975 A JP 2124975A JP 12497590 A JP12497590 A JP 12497590A JP H0424929 A JPH0424929 A JP H0424929A
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- Japan
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- circuit pattern
- bonding
- semiconductor chip
- ceramic
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Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はセラミックパッケージに関する。
（従来の技術および解決しようとする課題）セラミック
パッケージは半導体チップを接合するセラミック基板上
に所定の回路パターンを形成したもので、通常は複数の
配線基板を積層して形成している。
パッケージは半導体チップを接合するセラミック基板上
に所定の回路パターンを形成したもので、通常は複数の
配線基板を積層して形成している。
セラミックパッケージは、半導体チップをセラミック基
板上に接合した後、回路パターンとの間でワイヤボンデ
ィングし、パッケージ上面をキャップシールして半導体
装置として提供される。
板上に接合した後、回路パターンとの間でワイヤボンデ
ィングし、パッケージ上面をキャップシールして半導体
装置として提供される。
ところで、最近は半導体チップが高集積化しており、そ
れにともなって多ピンのセラミックパッケージが求めら
れている。しかしながら、回路基板上に形成できる回路
パターンの密度には一定の限界があるから、多ビン化に
対応する方法として、従来は半導体チップのボンディン
グ部から回路パターンのボンディング部までの距離を長
くして、配線基板上で回路パターンを形成できる面積を
ひろげてより多くの回路パターンが形成できるようにし
ている。
れにともなって多ピンのセラミックパッケージが求めら
れている。しかしながら、回路基板上に形成できる回路
パターンの密度には一定の限界があるから、多ビン化に
対応する方法として、従来は半導体チップのボンディン
グ部から回路パターンのボンディング部までの距離を長
くして、配線基板上で回路パターンを形成できる面積を
ひろげてより多くの回路パターンが形成できるようにし
ている。
ところが、このように回路パターンを半導体チップに対
して後退させていくと、ボンディングワイヤが長くなる
ことによってボンディングワイヤがたるんでボンディン
グワイヤ間で短絡が生じたり、ボンディングワイヤによ
るインダクタンス成分や抵抗成分が増大したりするとい
う問題点が生じる、このため、実際に使用可能なボンデ
ィングワイヤ長は３ｍｍ程度となる。したがって、回路
パターンを後退させるだけでは十分な本数の回路パター
ンを形成することができなくなる。
して後退させていくと、ボンディングワイヤが長くなる
ことによってボンディングワイヤがたるんでボンディン
グワイヤ間で短絡が生じたり、ボンディングワイヤによ
るインダクタンス成分や抵抗成分が増大したりするとい
う問題点が生じる、このため、実際に使用可能なボンデ
ィングワイヤ長は３ｍｍ程度となる。したがって、回路
パターンを後退させるだけでは十分な本数の回路パター
ンを形成することができなくなる。
そこで５本発明は上記問題点を解消すべくなされたもの
であり、その目的とするところは、ボンディングワイヤ
のワイヤ長さが短くでき、かつ多ビン化に対応してより
多数本の回路パターンを形成することのできるセラミッ
クパッケージを提供するにある。
であり、その目的とするところは、ボンディングワイヤ
のワイヤ長さが短くでき、かつ多ビン化に対応してより
多数本の回路パターンを形成することのできるセラミッ
クパッケージを提供するにある。
（課題を解決するための手段）
本発明は上記目的を達成するため次の構成をそなえる。
すなわち、半導体チップと接続される回路パターンが設
けられたセラミックパッケージにおいて、回路パターン
のボンディング部と半導体チップの搭載部との中間に、
一端側をワイヤボンディングによって半導体チップに接
続し、他端側をワイヤボンディングによって前記ボンデ
ィング部に接続するための中継回路パターンを上面に設
けた中継基板を設置したことを特徴とする。
けられたセラミックパッケージにおいて、回路パターン
のボンディング部と半導体チップの搭載部との中間に、
一端側をワイヤボンディングによって半導体チップに接
続し、他端側をワイヤボンディングによって前記ボンデ
ィング部に接続するための中継回路パターンを上面に設
けた中継基板を設置したことを特徴とする。
（作用）
本セラミックパッケージでは中継基板が半導体チップの
搭載部と回路パターンのボンディング部との中間に設け
られており、半導体チップを搭載する際には、半導体チ
ップをセラミック基板に接合した後、半導体チップと中
継基板との間および中継基板と回路パターンとの間をワ
イヤボンディングによって接続する。
搭載部と回路パターンのボンディング部との中間に設け
られており、半導体チップを搭載する際には、半導体チ
ップをセラミック基板に接合した後、半導体チップと中
継基板との間および中継基板と回路パターンとの間をワ
イヤボンディングによって接続する。
（実施例）
以下本発明の好適な実施例を添付図面に基づいて詳細に
説明する。
説明する。
第１図は本発明に係るセラミックパッケージの一実施例
を示す部分断面図である。
を示す部分断面図である。
図で１０は複数枚のグリーンシートを積層して形成した
アルミナ製のセラミック基板で、１２．１４はこのセラ
ミック基板１０の周壁部分を構成する積層基板である。
アルミナ製のセラミック基板で、１２．１４はこのセラ
ミック基板１０の周壁部分を構成する積層基板である。
１６はセラミック基板１０の半導体チップ搭載部に接合
した半導体チップである。１８はセラミック基板１０に
接合した半導体チップ１６と積層基板１２の中間に設置
した中継基板である。
した半導体チップである。１８はセラミック基板１０に
接合した半導体チップ１６と積層基板１２の中間に設置
した中継基板である。
中継基板１８は半導体チップ１６を囲んで枠状に形成し
たもので、その上面には中継回路パターン２０を形成し
ている。半導体チップ１６と中継回路パターン２０との
間、中継回路パターン２０と積層基板１２の上面に設け
た回路パターン２２との間はワイヤボンディングによっ
て接続する。
たもので、その上面には中継回路パターン２０を形成し
ている。半導体チップ１６と中継回路パターン２０との
間、中継回路パターン２０と積層基板１２の上面に設け
た回路パターン２２との間はワイヤボンディングによっ
て接続する。
２４はボンディングワイヤである。回路パターン２２は
積層基板１２上でパッケージの外面まで延設されており
、パッケージの外壁にろう付けしたり−ド２６に接続す
る。積層基板１４の上面にはパッケージ内部を封止する
ためのキャップ２８を接合する。
積層基板１２上でパッケージの外面まで延設されており
、パッケージの外壁にろう付けしたり−ド２６に接続す
る。積層基板１４の上面にはパッケージ内部を封止する
ためのキャップ２８を接合する。
セラミック基板１０は従来のセラミックパッケージを製
造する場合と同様に、複数枚のグリーンシートを重ね合
わせて一体に焼成して形成する。
造する場合と同様に、複数枚のグリーンシートを重ね合
わせて一体に焼成して形成する。
一方、中継基板１６は別体であらかじめ形成しておくも
ので、焼成後のセラミック基板１０に金−スズ共晶合金
等によって接合する。なお、セラミック基板１０のメタ
ライズ部の所要個所には、中継基板１８、リード２６、
キャップ２８を接合するためあらかじめニッケルめっき
、金めつき等を施しておく。
ので、焼成後のセラミック基板１０に金−スズ共晶合金
等によって接合する。なお、セラミック基板１０のメタ
ライズ部の所要個所には、中継基板１８、リード２６、
キャップ２８を接合するためあらかじめニッケルめっき
、金めつき等を施しておく。
第２図は上記セラミックパッケージの平面図を示す。図
のように中継回路パターン２０を介してワイヤボンディ
ングによって半導体チップ１６と回路パターン２２とを
接続する。
のように中継回路パターン２０を介してワイヤボンディ
ングによって半導体チップ１６と回路パターン２２とを
接続する。
中継基Ｆｉ１８を用いれば半導体チップ１６のボンディ
ング部３０と中継回路パターン２０とのボンディング部
および中Ｍ１回路パターン２ｏと回路パターン２２のボ
ンディング部とを接近させて配置することができるから
個々のボンディングワイヤの長さを短縮することができ
る。
ング部３０と中継回路パターン２０とのボンディング部
および中Ｍ１回路パターン２ｏと回路パターン２２のボ
ンディング部とを接近させて配置することができるから
個々のボンディングワイヤの長さを短縮することができ
る。
また、半導体チップ１６上のボンディング部３０の位置
および回路パターン２２のボンディング部の位置に合わ
せて中継回路パターン２０のボンディング部を形成でき
るから１回路パターン２２のコーナ部分であっても図の
ように平行にワイヤボンディングすることができる。
および回路パターン２２のボンディング部の位置に合わ
せて中継回路パターン２０のボンディング部を形成でき
るから１回路パターン２２のコーナ部分であっても図の
ように平行にワイヤボンディングすることができる。
また、中継基板１８を介在させることによって回路パタ
ーン２２のボンディング部の位置を半導体チップ１６か
らかなり離すことができるから、これによって回路パタ
ーン２２を形成する面積を拡大することができより多く
のボンディング部が形成できて多ビンのセラミックパッ
ケージを容易に製造することが可能となる。
ーン２２のボンディング部の位置を半導体チップ１６か
らかなり離すことができるから、これによって回路パタ
ーン２２を形成する面積を拡大することができより多く
のボンディング部が形成できて多ビンのセラミックパッ
ケージを容易に製造することが可能となる。
第３図および第４図は上記の中継基板１８の構成例を示
す説明図である。
す説明図である。
中継基板１８は前記セラミック基板１０と同様にアルミ
ナセラミックを基材とする。図で４０はアルミナセラミ
ックの基板である。基板４０のセラミック基板１０への
接合側である下面にはメタライズ層４１およびニッケル
皮膜４２、全皮膜４３をこの順に設ける。メタライズ層
４１はたとえば基板４０にタングステンメタライズを施
して形成する。ニッケル皮膜４２、全皮膜４３はめっき
等によって形成する。
ナセラミックを基材とする。図で４０はアルミナセラミ
ックの基板である。基板４０のセラミック基板１０への
接合側である下面にはメタライズ層４１およびニッケル
皮膜４２、全皮膜４３をこの順に設ける。メタライズ層
４１はたとえば基板４０にタングステンメタライズを施
して形成する。ニッケル皮膜４２、全皮膜４３はめっき
等によって形成する。
第３図で基板４Ｑ上面に形成する中継回路パターン２０
は基板４０上に蒸着等によってアルミニウム皮膜等の導
体薄膜を全面に形成した後、エツチングによって形成す
る。こうして中継回路パターン２０を形成した後、セラ
ミック基板１０に中継基板１８を接合することによって
セラミックパッケージを得ることができる。
は基板４０上に蒸着等によってアルミニウム皮膜等の導
体薄膜を全面に形成した後、エツチングによって形成す
る。こうして中継回路パターン２０を形成した後、セラ
ミック基板１０に中継基板１８を接合することによって
セラミックパッケージを得ることができる。
なお、中継基板の形状は枠状が好適であるが、これに限
られるものではない。
られるものではない。
第４図に示す中継基板１８では中継回路パターンとなる
基板４０の上面の導体簿膜を、基板４０側の下層側から
Ｔｉ皮膜４４、Ｎｏ皮膜４５、銅皮膜４６、ニッケル皮
膜４７．全皮膜４８の多層に構成している。ここで、Ｔ
ｉ皮膜４４とＮｏ皮膜４５は銅皮膜４６と基板４０のア
ルミナセラミックとの密着性を向上させる目的と、アル
ミナセラミックと銅との熱膨張係数の相違によって発生
する歪みを解消する目的で銅皮膜４６の下層に設けたも
のである。Ｔｉ皮膜４４とＮｏ皮膜４５はたとえばスパ
ッタリングによって形成する。銅皮膜４６はスパッタリ
ングあるいはめっき等で形成する。
基板４０の上面の導体簿膜を、基板４０側の下層側から
Ｔｉ皮膜４４、Ｎｏ皮膜４５、銅皮膜４６、ニッケル皮
膜４７．全皮膜４８の多層に構成している。ここで、Ｔ
ｉ皮膜４４とＮｏ皮膜４５は銅皮膜４６と基板４０のア
ルミナセラミックとの密着性を向上させる目的と、アル
ミナセラミックと銅との熱膨張係数の相違によって発生
する歪みを解消する目的で銅皮膜４６の下層に設けたも
のである。Ｔｉ皮膜４４とＮｏ皮膜４５はたとえばスパ
ッタリングによって形成する。銅皮膜４６はスパッタリ
ングあるいはめっき等で形成する。
銅皮膜４６を形成した後、エツチングによって中継回路
パターン２０を形成し、ついでニッケルめっき、金めつ
きを施してニッケル皮膜４７および全皮膜４８を形成す
る。なお、基板４０の下面側の構成は上記例と同様であ
る。
パターン２０を形成し、ついでニッケルめっき、金めつ
きを施してニッケル皮膜４７および全皮膜４８を形成す
る。なお、基板４０の下面側の構成は上記例と同様であ
る。
上記の中継基板１８は中継回路パターン２０を導体簿膜
をエツチングして形成するから、各種パッケージに応じ
た微細パターンを容易に形成でき、十分に多ピン化に対
応することができる。また、中継回路パターン２０の線
幅あるい膜厚を適宜設定することによって電気的な抵抗
成分を低下させることができる。
をエツチングして形成するから、各種パッケージに応じ
た微細パターンを容易に形成でき、十分に多ピン化に対
応することができる。また、中継回路パターン２０の線
幅あるい膜厚を適宜設定することによって電気的な抵抗
成分を低下させることができる。
以上、本発明について好適な実施例を挙げて種々説明し
たが、本発明はこの実施例に限定されるものではなく、
発明の精神を逸脱しない範囲内で多くの改変を施し得る
のはもちろんのことである。
たが、本発明はこの実施例に限定されるものではなく、
発明の精神を逸脱しない範囲内で多くの改変を施し得る
のはもちろんのことである。
（発明の効果）
本発明に係るセラミックパッケージによれば、上述した
ように中継基板を介して半導体チップと回路パターンと
を接続するようにしたことによって、多ピン化に対応し
た回路パターンを形成することが容易にできるようにな
り多ピンのセラミックパッケージを容易に製造すること
が可能となる。
ように中継基板を介して半導体チップと回路パターンと
を接続するようにしたことによって、多ピン化に対応し
た回路パターンを形成することが容易にできるようにな
り多ピンのセラミックパッケージを容易に製造すること
が可能となる。
また、ボンディングワイヤのワイヤ長を短縮することが
できることがら、ボンディングワイヤのインダクタンス
成分、抵抗成分を効果的に低下させることができ、ボン
ディングワイヤ間の短絡を防止することができる等の著
効を奏する。
できることがら、ボンディングワイヤのインダクタンス
成分、抵抗成分を効果的に低下させることができ、ボン
ディングワイヤ間の短絡を防止することができる等の著
効を奏する。
第１図は本発明に係るセラミックパッケージの一実施例
を示す断面図、第２図は平面図、第３図、第４図は中継
基板の構成例を示す断面図である。 １０・・・セラミック基板、 １２．１４・・・積層
基板、 １Ｇ・・・半導体チップ、 １８・・・中
継基板、 ２０・・・中継回路パターン、２２・・・
回路パターン、 ２４・・・ボンディングワイヤ、
２６・・・リード、 ２８・・・キャップ、 ３０
・・・ボンディング部、４０・・・基板、 ４１・・・
メタライズ層、 ４２・・・ニッケル皮膜、 ４３・・
・全皮膜、４４・・・Ｔｉ皮膜、 ４５・・・ＭＯ皮膜
、 ４６・・・銅皮膜。 ・ニッケル皮膜、 ４８ ・ ・全皮膜。
を示す断面図、第２図は平面図、第３図、第４図は中継
基板の構成例を示す断面図である。 １０・・・セラミック基板、 １２．１４・・・積層
基板、 １Ｇ・・・半導体チップ、 １８・・・中
継基板、 ２０・・・中継回路パターン、２２・・・
回路パターン、 ２４・・・ボンディングワイヤ、
２６・・・リード、 ２８・・・キャップ、 ３０
・・・ボンディング部、４０・・・基板、 ４１・・・
メタライズ層、 ４２・・・ニッケル皮膜、 ４３・・
・全皮膜、４４・・・Ｔｉ皮膜、 ４５・・・ＭＯ皮膜
、 ４６・・・銅皮膜。 ・ニッケル皮膜、 ４８ ・ ・全皮膜。
Claims (1)
- 【特許請求の範囲】 １、半導体チップと接続される回路パターンが設けられ
たセラミックパッケージにおいて、回路パターンのボン
ディング部と半導体チ ップの搭載部との中間に、一端側をワイヤボンディング
によって半導体チップに接続し、他端側をワイヤボンデ
ィングによって前記ボンディング部に接続するための中
継回路パターンを上面に設けた中継基板を設置したこと
を特徴とするセラミックパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2124975A JPH0424929A (ja) | 1990-05-15 | 1990-05-15 | セラミックパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2124975A JPH0424929A (ja) | 1990-05-15 | 1990-05-15 | セラミックパッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0424929A true JPH0424929A (ja) | 1992-01-28 |
Family
ID=14898847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2124975A Pending JPH0424929A (ja) | 1990-05-15 | 1990-05-15 | セラミックパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0424929A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6403895B1 (en) | 1999-02-10 | 2002-06-11 | Sharp Kabushiki Kaisha | Wiring substance and semiconductor |
| JP2020030212A (ja) * | 2018-08-24 | 2020-02-27 | アトランティック・イナーシャル・システムズ・リミテッドＡｔｌａｎｔｉｃ Ｉｎｅｒｔｉａｌ Ｓｙｓｔｅｍｓ Ｌｉｍｉｔｅｄ | センサパッケージ、およびセンサパッケージの製造方法 |
-
1990
- 1990-05-15 JP JP2124975A patent/JPH0424929A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6403895B1 (en) | 1999-02-10 | 2002-06-11 | Sharp Kabushiki Kaisha | Wiring substance and semiconductor |
| KR100411862B1 (ko) * | 1999-02-10 | 2003-12-18 | 샤프 가부시키가이샤 | 배선기판 및 반도체장치 |
| JP2020030212A (ja) * | 2018-08-24 | 2020-02-27 | アトランティック・イナーシャル・システムズ・リミテッドＡｔｌａｎｔｉｃ Ｉｎｅｒｔｉａｌ Ｓｙｓｔｅｍｓ Ｌｉｍｉｔｅｄ | センサパッケージ、およびセンサパッケージの製造方法 |
| KR20200023214A (ko) * | 2018-08-24 | 2020-03-04 | 애틀랜틱 이너셜 시스템스 리미티드 | 센서 패키지 |
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