JPH04249372A - Ｍｏｓ型電界効果トランジスタおよびその製造方法 - Google Patents
Ｍｏｓ型電界効果トランジスタおよびその製造方法Info
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- JPH04249372A JPH04249372A JP3014133A JP1413391A JPH04249372A JP H04249372 A JPH04249372 A JP H04249372A JP 3014133 A JP3014133 A JP 3014133A JP 1413391 A JP1413391 A JP 1413391A JP H04249372 A JPH04249372 A JP H04249372A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型電界効果トラン
ジスタに関し、特にソース−ドレイン電極間の基板の構
造に関する。
ジスタに関し、特にソース−ドレイン電極間の基板の構
造に関する。
【０００２】
【従来の技術】従来技術によるＭＯＳ型電界効果トラン
ジスタ（以下ＭＯＳＦＥＴと記す）は、第１に図４（ａ
）に示すように半導体基板１上に形成したもの、第２に
図４（ｂ）に示すようにサファイア基板や石英基板など
の絶縁基板１１上に形成したもの、第３に図４（ｃ）に
示すように半導体基板１に埋込酸化膜１３を形成したＳ
ＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎ
ｔｅｄ Ｏｘｙｇｅｎ）構造の３種類がある。
ジスタ（以下ＭＯＳＦＥＴと記す）は、第１に図４（ａ
）に示すように半導体基板１上に形成したもの、第２に
図４（ｂ）に示すようにサファイア基板や石英基板など
の絶縁基板１１上に形成したもの、第３に図４（ｃ）に
示すように半導体基板１に埋込酸化膜１３を形成したＳ
ＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎ
ｔｅｄ Ｏｘｙｇｅｎ）構造の３種類がある。
【０００３】このように従来のＭＯＳＦＥＴにおいては
ソース７ａ、ドレイン７ｂおよびチャネルの下には全面
に絶縁層が存在するか、絶縁層が全く存在しない構造に
なっている。
ソース７ａ、ドレイン７ｂおよびチャネルの下には全面
に絶縁層が存在するか、絶縁層が全く存在しない構造に
なっている。
【０００４】
【発明が解決しようとする課題】ＭＯＳＦＥＴが微細化
されて、ゲート長がサブミクロンオーダーに達してつぎ
のような２つの問題が生じている。
されて、ゲート長がサブミクロンオーダーに達してつぎ
のような２つの問題が生じている。
【０００５】第１の問題点はゲート長が短かくなってき
たことによる短チャネル効果である。パンチスルー電流
を防止するため基板の不純物濃度を上げて対処してきた
が、そのために容量増加など回路動作特性が悪化するな
どの問題がある。
たことによる短チャネル効果である。パンチスルー電流
を防止するため基板の不純物濃度を上げて対処してきた
が、そのために容量増加など回路動作特性が悪化するな
どの問題がある。
【０００６】第２の問題点は図５に示すようにα粒子が
ソース７ａおよびドレイン７ｂを貫通するように入射し
た場合、ＭＯＳＦＥＴでは「０」→「１」の反転エラー
が起こるという問題がある。ゲート長が短くなるにつれ
てこのソース−ドレイン貫通が顕著になってくる。
ソース７ａおよびドレイン７ｂを貫通するように入射し
た場合、ＭＯＳＦＥＴでは「０」→「１」の反転エラー
が起こるという問題がある。ゲート長が短くなるにつれ
てこのソース−ドレイン貫通が顕著になってくる。
【０００７】ソース７ａ側からドレイン７ｂ側に向って
α線が貫通すると、ファネリング（ｆｕｎｎｅｌｉｎｇ
）現象により入射直後（およそ１ピコ秒）はソースか
ら電子が放出され、ドレインでは電子が収集される。ド
レイン電圧の対数に比例した電流が軌跡に沿って流れる
。
α線が貫通すると、ファネリング（ｆｕｎｎｅｌｉｎｇ
）現象により入射直後（およそ１ピコ秒）はソースか
ら電子が放出され、ドレインでは電子が収集される。ド
レイン電圧の対数に比例した電流が軌跡に沿って流れる
。
【０００８】α線入射後１〜１０ピコ秒でα線によって
乱れたポテンシャルが徐々に回復してくる。まだ流れ続
けている電流はラテラルＮＰＮ動作によるものと考えら
れる。
乱れたポテンシャルが徐々に回復してくる。まだ流れ続
けている電流はラテラルＮＰＮ動作によるものと考えら
れる。
【０００９】さらに時間が経過して１０ピコ秒以降にな
ると、ファネリングによる電界はなくなって基板に注入
された電子は拡散によって移動し、ソースおよびドレイ
ンでこの電子を収集する。
ると、ファネリングによる電界はなくなって基板に注入
された電子は拡散によって移動し、ソースおよびドレイ
ンでこの電子を収集する。
【００１０】ソースへの入出電荷（収集する電荷を正と
して）をＱｓ とすると、Ｑｓ ＝−Ｑ１ −Ｑ２ ＋
Ｑ３ でＱｓ ＜０ならばソースからの電荷放出となる
。ここでＱ１はα線入射後１ピコ秒以下の電子放出、Ｑ
２ は１〜１０ピコ秒での電子放出、Ｑ３ はおよそ１
０ピコ秒のソースの電子収集による電荷を示す。
して）をＱｓ とすると、Ｑｓ ＝−Ｑ１ −Ｑ２ ＋
Ｑ３ でＱｓ ＜０ならばソースからの電荷放出となる
。ここでＱ１はα線入射後１ピコ秒以下の電子放出、Ｑ
２ は１〜１０ピコ秒での電子放出、Ｑ３ はおよそ１
０ピコ秒のソースの電子収集による電荷を示す。
【００１１】従来のソフトエラーは「１」→「０」反転
であるのに対し、このソフトエラーはＭＯＳＦＥＴの実
効チャネル長が短くなるほど顕著になる「０」→「１」
反転のエラーである。
であるのに対し、このソフトエラーはＭＯＳＦＥＴの実
効チャネル長が短くなるほど顕著になる「０」→「１」
反転のエラーである。
【００１２】実際のデバイスではモールド樹脂やＡｌ配
線および高融点金属配線などに含まれる微量のＵ（ウラ
ン）やＴｈ（トリウム）からα線が発生する。α線がデ
バイス表面に入射する角度はランダムであり、微細パタ
ーンほどこのソース−ドレイン貫通による「０」〜「１
」ソフトエラーが問題になる。メモリセルノードに接続
されているＭＯＳＦＥＴだけでなく、周辺回路を構成す
るＭＯＳＦＥＴもこの不良が発生する。
線および高融点金属配線などに含まれる微量のＵ（ウラ
ン）やＴｈ（トリウム）からα線が発生する。α線がデ
バイス表面に入射する角度はランダムであり、微細パタ
ーンほどこのソース−ドレイン貫通による「０」〜「１
」ソフトエラーが問題になる。メモリセルノードに接続
されているＭＯＳＦＥＴだけでなく、周辺回路を構成す
るＭＯＳＦＥＴもこの不良が発生する。
【００１３】
【課題を解決するための手段】本発明のＭＯＳ型電界効
果トランジスタはチャネルの反転層よりも深くソースと
ドレインとを隔離する絶縁層が形成されたものである。
果トランジスタはチャネルの反転層よりも深くソースと
ドレインとを隔離する絶縁層が形成されたものである。
【００１４】
【実施例】本発明の第１の実施例としてＮ型ＭＯＳＦＥ
Ｔについて、図１（ａ）〜（ｅ）を参照して説明する。
Ｔについて、図１（ａ）〜（ｅ）を参照して説明する。
【００１５】はじめに図１（ａ）に示すように、Ｐ型シ
リコン基板１に表面開口幅０．２〜０．３μｍ、深さ０
．２〜０．３μｍのＶ字型の小溝２を開ける。
リコン基板１に表面開口幅０．２〜０．３μｍ、深さ０
．２〜０．３μｍのＶ字型の小溝２を開ける。
【００１６】つぎに図１（ｂ）に示すように、全面にＣ
ＶＤ法などによりＳｉＯ２ ３を成長させる。
ＶＤ法などによりＳｉＯ２ ３を成長させる。
【００１７】つぎに図１（ｃ）に示すように、ＳｉＯ２
３をエッチバックすることにより小溝２にＳｉＯ２
３を満たす。
３をエッチバックすることにより小溝２にＳｉＯ２
３を満たす。
【００１８】つぎに図１（ｄ）に示すように、全面に厚
さ０．１μｍのポリシリコン４を成長させたのち、レー
ザーアニールなどで熱処理することによりポリシリコン
４を単結晶化する。
さ０．１μｍのポリシリコン４を成長させたのち、レー
ザーアニールなどで熱処理することによりポリシリコン
４を単結晶化する。
【００１９】つぎに図１（ｅ）に示すように、しきい値
電圧を制御する不純物をイオン注入してからゲート酸化
膜５、ポリシリコンゲート電極６を形成し、砒素をイオ
ン注入してソース７ａ、ドレイン７ｂを形成して素子部
が完成する。
電圧を制御する不純物をイオン注入してからゲート酸化
膜５、ポリシリコンゲート電極６を形成し、砒素をイオ
ン注入してソース７ａ、ドレイン７ｂを形成して素子部
が完成する。
【００２０】図１（ａ）の幅０．２μｍ、深さ０．２μ
ｍの小溝２を形成するには第１にＥＢ直描法が上げられ
るが、つぎのように容易な方法もある。
ｍの小溝２を形成するには第１にＥＢ直描法が上げられ
るが、つぎのように容易な方法もある。
【００２１】はじめに図２（ａ）に示すように、フォト
レジスト１４をマスクとしてＳｉＯ２ ３をエッチング
して幅０．５μｍの開口を形成する。
レジスト１４をマスクとしてＳｉＯ２ ３をエッチング
して幅０．５μｍの開口を形成する。
【００２２】つぎに図２（ｂ）に示すように、フォトレ
ジスト１４を除去したのち、ＳｉＯ２ ３の開口の側壁
でちょうど０．１５μｍの厚さになるようにＣＶＤ法に
より新たにＳｉＯ２ ３ａを成長させる。
ジスト１４を除去したのち、ＳｉＯ２ ３の開口の側壁
でちょうど０．１５μｍの厚さになるようにＣＶＤ法に
より新たにＳｉＯ２ ３ａを成長させる。
【００２３】つぎに図２（ｃ）に示すように、異方性ド
ライエッチングによりＳｉＯ２ ３ａをエッチバックす
る。
ライエッチングによりＳｉＯ２ ３ａをエッチバックす
る。
【００２４】このＳｉＯ２ ３，３ａをマスクとして異
方性ドライエッチングすることにより、Ｐ型シリコン基
板１に小溝を形成することができる。
方性ドライエッチングすることにより、Ｐ型シリコン基
板１に小溝を形成することができる。
【００２５】なお小溝２の開口幅が広いときは少し深く
溝を掘って、熱酸化したのち酸化膜３，３ａを除去して
、表面をより平坦化してからポリシリコン４を成長させ
る方法もある。
溝を掘って、熱酸化したのち酸化膜３，３ａを除去して
、表面をより平坦化してからポリシリコン４を成長させ
る方法もある。
【００２６】こうしてソース７ａとドレイン７ｂとの間
にＳｉＯ２ ３からなる絶縁膜を挟むことにより、特に
ドレイン電圧が高いときにドレイン７ｂ近傍の電界が緩
和されて空乏層の形状が異なり、従来のＭＯＳＦＥＴに
比べて短チャネル効果が起こりにくい。α線がソース７
ａからドレイン７ｂに貫通するように入射しても、絶縁
層３によりα線入射後に起こるポテンシャルの乱れが少
なく、ソース７ａから放出される電荷が通常のＭＯＳＦ
ＥＴよりも実質的に少なくなるという利点がある。この
ようにソース−ドレイン貫通によるソフトエラーや短チ
ャネル効果の１つであるパンチスルーに対し有効である
ことが分った。
にＳｉＯ２ ３からなる絶縁膜を挟むことにより、特に
ドレイン電圧が高いときにドレイン７ｂ近傍の電界が緩
和されて空乏層の形状が異なり、従来のＭＯＳＦＥＴに
比べて短チャネル効果が起こりにくい。α線がソース７
ａからドレイン７ｂに貫通するように入射しても、絶縁
層３によりα線入射後に起こるポテンシャルの乱れが少
なく、ソース７ａから放出される電荷が通常のＭＯＳＦ
ＥＴよりも実質的に少なくなるという利点がある。この
ようにソース−ドレイン貫通によるソフトエラーや短チ
ャネル効果の１つであるパンチスルーに対し有効である
ことが分った。
【００２７】ソース−ドレイン間に挟む絶縁膜の形状は
本実施例のくさび型に限らず種々のものが考えられる。
本実施例のくさび型に限らず種々のものが考えられる。
【００２８】つぎに本発明の第２の実施例について、図
３（ａ）〜（ｄ）を参照して説明する。
３（ａ）〜（ｄ）を参照して説明する。
【００２９】はじめに図３（ａ）に示すように、Ｐ型シ
リコン基板１の厚さ２５ｎｍのＳｉＯ２ ８を形成した
のち、厚さ５００〜６００ｎｍのタンズステン９を堆積
させてからリソグラフィにより開口を形成する。
リコン基板１の厚さ２５ｎｍのＳｉＯ２ ８を形成した
のち、厚さ５００〜６００ｎｍのタンズステン９を堆積
させてからリソグラフィにより開口を形成する。
【００３０】つぎに図３（ｂ）に示すように、Ｐ型シリ
コン基板１を５００℃に保って酸素を加速エネルギー１
００〜１５０ｋｅＶ、注入量（ドース）約２×１０１８
ｃｍ−２ホットイオン注入してからタングステン９を除
去する。つぎに１１００〜１２００℃でアニールしてＳ
ｉＯ２ １０を形成する。つぎに全面にポリシリコン４
を成長させる。
コン基板１を５００℃に保って酸素を加速エネルギー１
００〜１５０ｋｅＶ、注入量（ドース）約２×１０１８
ｃｍ−２ホットイオン注入してからタングステン９を除
去する。つぎに１１００〜１２００℃でアニールしてＳ
ｉＯ２ １０を形成する。つぎに全面にポリシリコン４
を成長させる。
【００３１】つぎに図３（ｃ）に示すように、レーザー
アニールによりポリシリコン４を単結晶化してから、し
きい値電圧を制御する不純物をイオン注入し、ゲート酸
化膜５、ポリシリコンゲート電極６を形成する。
アニールによりポリシリコン４を単結晶化してから、し
きい値電圧を制御する不純物をイオン注入し、ゲート酸
化膜５、ポリシリコンゲート電極６を形成する。
【００３２】つぎに図３（ｄ）に示すように、砒素をイ
オン注入してソース７ａ、ドレイン７ｂを形成して素子
部が完成する。
オン注入してソース７ａ、ドレイン７ｂを形成して素子
部が完成する。
【００３３】酸素をイオン注入するとき回転イオン注入
を行なうことにより、深さ方向に拡がった台形のＳｉＯ
２ を形成することができる。
を行なうことにより、深さ方向に拡がった台形のＳｉＯ
２ を形成することができる。
【００３４】
【発明の効果】ＭＯＳＦＥＴのソース−ドレイン間を隔
離する絶縁層を設けたので、パンチスルー（短チャネル
効果）を防ぎ、α線がソース−ドレインを貫通するとき
に起る「０」→「１」のソフトエラーを防ぐ効果がある
。
離する絶縁層を設けたので、パンチスルー（短チャネル
効果）を防ぎ、α線がソース−ドレインを貫通するとき
に起る「０」→「１」のソフトエラーを防ぐ効果がある
。
【００３５】絶縁層の形状（大きさ、形、深さ）はＭＯ
ＳＦＥＴ毎に最適化することができる。
ＳＦＥＴ毎に最適化することができる。
【００３６】新たにシリコン層を形成してチャネル層と
するので、絶縁層を形成する工程で発生する表面損傷の
影響を受けないという利点がある。さらにＭＢＥ装置な
どを用いることにより、絶縁層上に形成するシリコン層
は極めて薄い層でも精度良く形成することができる。
するので、絶縁層を形成する工程で発生する表面損傷の
影響を受けないという利点がある。さらにＭＢＥ装置な
どを用いることにより、絶縁層上に形成するシリコン層
は極めて薄い層でも精度良く形成することができる。
【図１】本発明の第１の実施例を示す斜視図と断面図で
ある。
ある。
【図２】本発明の小溝を形成する方法を示す断面図であ
る。
る。
【図３】本発明の第２の実施例を示す断面図である。
【図４】従来技術によるＭＯＳＦＥＴを示す断面図であ
る。
る。
【図５】ソース−ドレイン貫通による「０」→「１」ソ
フトエラーを示す断面図である。
フトエラーを示す断面図である。
１ Ｐ型シリコン基板
２ 小溝
３，３ａ ＳｉＯ２
４ ポリシリコン
５ ゲート酸化膜
６ ゲートポリシリコン
７ａ ソース
７ｂ ドレイン
８ ＳｉＯ２
９ タングステン
１０ ＳｉＯ２
１１ 絶縁基板
１２ フィールド酸化膜
１３ 埋込酸化膜
１４ フォトレジスト
Claims (6)
- 【請求項１】 半導体基板のチャネルが形成される反
転層よりも深いところに、ソース拡散層とドレイン拡散
層とを隔離する絶縁層をチャネル長よりも狭い帯状に形
成したＭＯＳ型電界効果トランジスタ。 - 【請求項２】 絶縁層の上端はソース−ドレイン拡散
層の下端よりも浅い請求項１記載のＭＯＳ型電界効果ト
ランジスタ。 - 【請求項３】 絶縁層の下端はソース−ドレイン拡散
層の下端よりも深い請求項１記載のＭＯＳ型電界効果ト
ランジスタ。 - 【請求項４】 絶縁層は酸化シリコン、窒化シリコン
、酸化タンタル、有機絶縁物のうち１つ以上からなる請
求項１記載のＭＯＳ型電界効果トランジスタ。 - 【請求項５】半導体基板上に所定の形状の絶縁層を形成
する工程と、全面に厚さ０．２μｍ以下のポリシリコン
を堆積してから単結晶化する工程とを含む請求項１記載
のＭＯＳ型電界効果トランジスタの製造方法。 - 【請求項６】半導体基板表面の所定の領域に酸素をイオ
ン注入して前記半導体基板の内部に絶縁層を形成する工
程と、全面に厚さ０．２μｍ以下のポリシリコンを堆積
してから単結晶化する工程とを含む請求項１記載のＭＯ
Ｓ型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014133A JPH04249372A (ja) | 1991-02-05 | 1991-02-05 | Ｍｏｓ型電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014133A JPH04249372A (ja) | 1991-02-05 | 1991-02-05 | Ｍｏｓ型電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04249372A true JPH04249372A (ja) | 1992-09-04 |
Family
ID=11852639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3014133A Pending JPH04249372A (ja) | 1991-02-05 | 1991-02-05 | Ｍｏｓ型電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04249372A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5721198A (en) * | 1985-07-05 | 1998-02-24 | The Dow Chemical Company | Elastic solids having reversible stress-induced fluidity |
| KR100403010B1 (ko) * | 1996-06-12 | 2004-05-24 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치,반도체집적장치및반도체장치의제조방법 |
| KR100493018B1 (ko) * | 2002-06-12 | 2005-06-07 | 삼성전자주식회사 | 반도체 장치의 제조방법 |
| KR100578821B1 (ko) * | 2004-08-24 | 2006-05-11 | 삼성전자주식회사 | 박막 형성 방법 |
| US7605025B2 (en) | 2004-02-06 | 2009-10-20 | Samsung Electronics Co., Ltd. | Methods of forming MOSFETS using crystalline sacrificial structures |
-
1991
- 1991-02-05 JP JP3014133A patent/JPH04249372A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5721198A (en) * | 1985-07-05 | 1998-02-24 | The Dow Chemical Company | Elastic solids having reversible stress-induced fluidity |
| KR100403010B1 (ko) * | 1996-06-12 | 2004-05-24 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치,반도체집적장치및반도체장치의제조방법 |
| KR100493018B1 (ko) * | 2002-06-12 | 2005-06-07 | 삼성전자주식회사 | 반도체 장치의 제조방법 |
| US7605025B2 (en) | 2004-02-06 | 2009-10-20 | Samsung Electronics Co., Ltd. | Methods of forming MOSFETS using crystalline sacrificial structures |
| KR100578821B1 (ko) * | 2004-08-24 | 2006-05-11 | 삼성전자주식회사 | 박막 형성 방법 |
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