JPH0425952A - アドレス分配回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサシステムにおけるアドレ
ス分配回路に関し、特に限られたメモリ空間で共有メモ
リおよび各種■／○やローカルメモリのメモリ指定領域
を分配するシステムにおけるアドレス分配回路に関する
。

〔従来の技術〕

従来、−例としてのマイクロプロセッサシステムは、マ
イクロプロセッサと、共有メモリと、Ｉｌｏを有する入
出力機器と、ローカルメモリと、そしてマツピングメモ
リとを有し、それぞれかアドレスバスおよびデータバス
によって結合されていた。この種のマイクロプロセッサ
システムにおけるアドレス分配回路は、予めマツピング
メモリの各アドレスに対して共有メモリ領域かそれ以外
の領域かの区分けを記憶させておく。そして、共有メモ
リはマツピングメモリの出力が共有メモリ領域と判定さ
れた場合のみ自メモリへのアクセスを許可するようにア
ドレス分配回路によって制御されていた。

〔発明が解決しようとする課題〕

しかし、このようなアドレス分配回路では、マツピング
メモリにおけるアドレス空間の分割を細かくすればする
ほどマツピングメモリの容量を大きくする必要があるた
め、アドレス空間の任意の分割が難しいという欠点があ
った。また、アドレス空間の分割を変更する場合、マツ
ピングメモリがＲＯＭの場合はもとより、マイクロプロ
セッサにより書換え可能なメモリであってもマイクロプ
ロセッサが実行するプログラムを変更しなければならず
、その実行が容易ではないという欠点もあった。

〔課題を解決するための手段〕

本発明のアドレス分配回路は、マイクロプロセッサと共
有メモリと前記共有メモリのメモリ空間上にアドレスが
マツピングされる１個または複数個の回路とがアドレス
バスおよびデータバスによって相互に結合されたマイク
ロプロセッサシステムのアドレス分配回路において、前
記回路内の各々のアドレスデコード回路が検出する自ア
ドレス検出信号のワイアードＯＲをとるＯＲ回路と、前
記共有メモリが前記共有メモリのメモリ空間のアドレス
でメモリ読み出しを指定され且つ前記ワイアードＯＲ信
号が「真」のとき前記共有メモリの読み出しデータを前
記データバスに出力することを禁止する前記共有メモリ
に設けられたデータ入出力ゲート回路とを有している。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック構成図、第２
図は実施例における共有メモリのアドレス空間分配の様
子を示す図である。

第１図に示すマイクロプロセッサシステムは、マイクロ
プロセッサ１と共有メモリ２を有し、また共有メモリ２
のメモリ空間上にアドレスがマツピングされた。ｌ１０
５を有する入出力機器（図示せず）とローカルメモリ６
を有している。これらの構成要素はアドレスバス３およ
びデータバス４で結合されている。第２図には、共有メ
モリ２における共有メモリ領域２１の一部領域が、ｌ１
０５とローカルメモリ６のアドレス用に、Ｉ１０指定領
域２２とローカルメモリ指定領域２３に配分されている
様子が示されている。

以下、共有メモリ２のアドレス空間をこのように配分す
るアドレス分配回路の説明を行う。ｌ１０５内のアドレ
スデコード回路７は、マイクロプロセッサ１からアドレ
スバス３に送出される書き込みあるいは読み出し要求の
アドレスのうち、自己宛のアドレスのみをデコードする
。そして自己宛のアドレスが検出された場合には、それ
を示す自アドレス検出信号１１をＯＲ回路１０に送出す
る。ＯＲ回路１０によってワイアードＯＲされたワイア
ードＯＲ信号１３は共有メモリ２内のデータ入出力ゲー
ト回路９に入力される。ローカルメモリ６内のアドレス
デコード回路８も同様に自己宛のアドレスを検出したと
き、自アドレス検出信号１２をＯＲ回路１０に送出する
。

Ｔ１０５またはローカルメモリ６がらの読み出しを行う
場合は、自アドレス検出信号１１肱たは同１２の何れか
がＯＮになり、ＯＲ回路１０によってワイアーＦＯＲを
とったワイアード信号１３が０Ｎ（ｒ真Ｊ）になる。

共有メモリ２内のデータ入出力ゲート回路９は、ワイア
ードＯＲ信号１３がＯＮの場合は共有メモリ２からデー
タバス４への出力ゲートを閉じ、データバス４上で共有
メモリ２からの信号とＴ１０５またはローカルメモリ６
からの信号とが衝突することを防止する。

以上説明した動作により、ｌ１０５またはローカルメモ
リ６のアドレスデコード回路７または同８で決定される
。共有メモリ２の任意のアドレス空間位置と領域に１１
０５およびローカルメモリ６のアドレスを配分すること
が可能となる。

なお、ｌ１０５またはローカルメモリ６への書き込みを
行なう場合は、共有メモリ２にも同時に書き込むことを
禁止する必要はない。従って、ワイアードＯＲ信号１３
がＯＮとなっても、入出力ゲート回路９の入力ゲートは
閉じる必要はない。

このように、共有メモリ２のメモリ空間上にアドレスが
マツピングされる各機器（回路）の自アドレス検出信号
によって生成されるワイアードＯＲ信号によって、共有
メモリ２からの読み出しを制御すれば、マイクロプロセ
ッサシステムの拡張性も高くなる。例えば、新たにｌ１
０１４をこのシステムに組み込む場合は、Ｉ　１０１４
をアドレスバス３とデータバス４に接続し、１１０１４
内のアドレスデコード回路１５が送出する自アドレス検
出信号１６をＯＲ回路１０に接続するだけで、第２図に
示されるＩ１０指定領域２４の位置にｌ１０１４のアド
レスを配置でき、以前のシステムに全く変更を加える必
要がない。

〔発明の効果〕

以上説明したように本発明は、マツピングメモリを廃し
ており、各ｌ１０１０−カルメモリのアドレスデコード
回路の自アドレス検出信号をワイアードＯＲ，した信号
により共有メモリからの読み出しを制御する。この結果
、各Ｉ１０またはローカルメモリのアドレスデコード回
路で決定される共有メモリの任意のアドレス空間位置と
領域にそれらＩｌｏまたはローカルメモリのアドレスを
配分することが可能となる。また、Ｉｌｏを持つ回路ブ
ロックを追加する場合でも単に物理的に回路ブロックを
バスに接続するだけで自動的にアドレス分配の変更が可
能である０以上の説明のように、このアドレス分配回路
を用いることにより、構成が容易で且つ拡張性の高いマ
イクロプロセッサシステムが得られる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図、第２
図は実施例でのアドレス空間分配の様子を示す図である
。 １・・・マイクロプロセッサ、２・・・共有メモリ、３
・・・アドレスバス、４・・・データバス、５，１４・
・・Ｉｌｏ、６・・・ローカルメモリ、７，８．１５・
・・アドレスデコード回路、９・・・データ入出力ゲー
ト回路、１０・・・ＯＲ回路、１１，１２，１６・・・
自アドレス検出信号、１３・・・ワイアードＯＲ信号、
２１共有メモリ領域、 ４・・・　Ｉ １０指定領 域、 ２３・・・ローカルメモリ指定領域。

Claims (1)

【特許請求の範囲】
1. マイクロプロセッサと共有メモリと前記共有メモリのメ
   モリ空間上にアドレスがマッピングされる１個または複
   数個の回路とがアドレスバスおよびデータバスによって
   相互に結合されたマイクロプロセッサシステムのアドレ
   ス分配回路において、前記回路内の各々のアドレスデコ
   ード回路が検出する自アドレス検出信号のワイアードＯ
   ＲをとるＯＲ回路と、前記共有メモリが前記共有メモリ
   のメモリ空間のアドレスでメモリ読み出しを指定され且
   つ前記ワイアードＯＲ信号が「真」のとき前記共有メモ
   リの読み出しデータを前記データバスに出力することを
   禁止する前記共有メモリに設けられたデータ入出力ゲー
   ト回路とを有することを特徴とするアドレス分配回路。