JPH04264951A - ディジタル信号処理装置 - Google Patents
ディジタル信号処理装置Info
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- JPH04264951A JPH04264951A JP3026418A JP2641891A JPH04264951A JP H04264951 A JPH04264951 A JP H04264951A JP 3026418 A JP3026418 A JP 3026418A JP 2641891 A JP2641891 A JP 2641891A JP H04264951 A JPH04264951 A JP H04264951A
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- Japan
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- data
- microcomputer
- wait state
- dsp
- pulse
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- Pending
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a secondary processor, e.g. coprocessor
- G06F9/3879—Concurrent instruction execution, e.g. pipeline or look ahead using a secondary processor, e.g. coprocessor for non-native instruction execution, e.g. executing a command; for Java instruction set
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- Reverberation, Karaoke And Other Acoustics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明は例えば、ディジタルオ―ディオ信
号に対して音質処理や音場処理を施すＤＳＰ（ディジタ
ル信号プロセッサ）とこれに対して処理プログラムや係
数デ―タ等の処理デ―タを与えるマイクロコンピュ―タ
とを備えたディジタル信号処理装置に関する。
号に対して音質処理や音場処理を施すＤＳＰ（ディジタ
ル信号プロセッサ）とこれに対して処理プログラムや係
数デ―タ等の処理デ―タを与えるマイクロコンピュ―タ
とを備えたディジタル信号処理装置に関する。
【０００２】
【背景技術】近時、ディジタルオ―ディオ信号を高速で
四則演算等の演算処理することにより、音質調整回路や
音場補正回路と等価な処理を施すことができるＤＳＰが
知られている。このようなＤＳＰにおいては、ディジタ
ルオ―ディオ信号等の入力されたディジタル信号をプロ
グラムに従って演算処理する演算処理手段が設けられて
いる。演算処理手段は基本的には例えば、入力ディジタ
ル信号デ―タを記憶するデ―タメモリ及び複数の係数デ
―タを記憶する係数メモリを備え、プログラムに従って
デ―タメモリ及び係数メモリから信号デ―タ及び係数デ
―タを順次読み出して乗算器にてそれらデ―タ値を乗算
し、乗算される毎の乗算結果の値を累算するようになっ
ている。係数メモリに記憶される係数デ―タは外部のマ
イクロコンピュ―タにより書き込み制御され、演算処理
の内容、例えば、演算処理により得られる信号に施すフ
ィルタ特性を変化させる時に書き換えられる。この演算
処理手段の処理結果のデ―タは出力レジスタを介して出
力される。また、ＤＳＰの演算動作を司るプログラムも
処理内容が変化すればマイクロコンピュ―タにより転送
されてプログラムメモリに書き込まれる。
四則演算等の演算処理することにより、音質調整回路や
音場補正回路と等価な処理を施すことができるＤＳＰが
知られている。このようなＤＳＰにおいては、ディジタ
ルオ―ディオ信号等の入力されたディジタル信号をプロ
グラムに従って演算処理する演算処理手段が設けられて
いる。演算処理手段は基本的には例えば、入力ディジタ
ル信号デ―タを記憶するデ―タメモリ及び複数の係数デ
―タを記憶する係数メモリを備え、プログラムに従って
デ―タメモリ及び係数メモリから信号デ―タ及び係数デ
―タを順次読み出して乗算器にてそれらデ―タ値を乗算
し、乗算される毎の乗算結果の値を累算するようになっ
ている。係数メモリに記憶される係数デ―タは外部のマ
イクロコンピュ―タにより書き込み制御され、演算処理
の内容、例えば、演算処理により得られる信号に施すフ
ィルタ特性を変化させる時に書き換えられる。この演算
処理手段の処理結果のデ―タは出力レジスタを介して出
力される。また、ＤＳＰの演算動作を司るプログラムも
処理内容が変化すればマイクロコンピュ―タにより転送
されてプログラムメモリに書き込まれる。
【０００３】ところで、図４に示すようにＤＳＰ１とマ
イクロコンピュ―タ２との間におけるデ―タの送受信は
、従来、ＤＳＰ１からマイクロコンピュ―タ２へのデ―
タ転送用の上りデ―タライン３と、マイクロコンピュ―
タ２からＤＳＰ１へのデ―タ転送用の下りデ―タライン
４とによって行なわれている。上りデ―タライン３はＤ
ＳＰ１がデ―タの受け入れ状態にあることを示すデ―タ
を転送する。下りデ―タライン４は上記した係数デ―タ
やプログラム、或いはＤＳＰにおいて反射音デ―タを作
成する場合の遅延時間を設定する遅延時間デ―タ等のデ
―タを転送する。マイクロコンピュ―タ２がＤＳＰ１に
デ―タを転送する場合には図５（ａ） に示すように期
間Ｔ１ において所定の単位のデ―タａを下りデ―タラ
イン４に送出した後、期間Ｔ２ において上りデ―タラ
イン３を介して供給される入力デ―タを監視する。この
監視において図５（ｂ） に示すようにデ―タｂが供給
されると、次の期間Ｔ３ においてそのデ―タがＤＳＰ
１のデ―タの受け入れ状態を示すデ―タであるか否かを
判別する。デ―タの受け入れ状態を示す入力デ―タであ
れば、マイクロコンピュ―タ２は所定の単位のデ―タを
再び下りデ―タライン４に送出する。なお、図５（ｃ）
はマイクロコンピュ―タ２のかかる動作を示す。
イクロコンピュ―タ２との間におけるデ―タの送受信は
、従来、ＤＳＰ１からマイクロコンピュ―タ２へのデ―
タ転送用の上りデ―タライン３と、マイクロコンピュ―
タ２からＤＳＰ１へのデ―タ転送用の下りデ―タライン
４とによって行なわれている。上りデ―タライン３はＤ
ＳＰ１がデ―タの受け入れ状態にあることを示すデ―タ
を転送する。下りデ―タライン４は上記した係数デ―タ
やプログラム、或いはＤＳＰにおいて反射音デ―タを作
成する場合の遅延時間を設定する遅延時間デ―タ等のデ
―タを転送する。マイクロコンピュ―タ２がＤＳＰ１に
デ―タを転送する場合には図５（ａ） に示すように期
間Ｔ１ において所定の単位のデ―タａを下りデ―タラ
イン４に送出した後、期間Ｔ２ において上りデ―タラ
イン３を介して供給される入力デ―タを監視する。この
監視において図５（ｂ） に示すようにデ―タｂが供給
されると、次の期間Ｔ３ においてそのデ―タがＤＳＰ
１のデ―タの受け入れ状態を示すデ―タであるか否かを
判別する。デ―タの受け入れ状態を示す入力デ―タであ
れば、マイクロコンピュ―タ２は所定の単位のデ―タを
再び下りデ―タライン４に送出する。なお、図５（ｃ）
はマイクロコンピュ―タ２のかかる動作を示す。
【０００４】しかしながら、このようにマイクロコンピ
ュ―タ２は単にデ―タを送出するだけでなく、デ―タ転
送に関係する監視や判別動作も行なわなくてはならない
ので、デ―タ転送が効率良く行なわれないという問題点
があった。
ュ―タ２は単にデ―タを送出するだけでなく、デ―タ転
送に関係する監視や判別動作も行なわなくてはならない
ので、デ―タ転送が効率良く行なわれないという問題点
があった。
【０００５】
【発明の目的】本発明の目的は、マイクロコンピュ―タ
からＤＳＰへ効率の良いデ―タ転送を可能にするディジ
タル信号処理装置を提供することである。
からＤＳＰへ効率の良いデ―タ転送を可能にするディジ
タル信号処理装置を提供することである。
【０００６】
【発明の構成】本発明のディジタル信号処理装置は、所
定の端子が所定レベルのときウエイト状態となりウエイ
ト状態が解除されるとデ―タ送出開始表示パルスを発生
し、その後、デ―タの送出をウエイト状態となるまで行
なうマイクロコンピュ―タと、マイクロコンピュ―タか
らの送出デ―タをデ―タ送出開始表示パルスの発生時点
を基準にして所定時間だけ中継する中継手段と、該中継
手段による中継デ―タを受け入れるとその中継デ―タを
メモリに記憶させる動作を行ないその動作が終了するま
で所定の端子に対し所定レベルの信号を供給するディジ
タル信号プロセッサとを備えたことを特徴としている。
定の端子が所定レベルのときウエイト状態となりウエイ
ト状態が解除されるとデ―タ送出開始表示パルスを発生
し、その後、デ―タの送出をウエイト状態となるまで行
なうマイクロコンピュ―タと、マイクロコンピュ―タか
らの送出デ―タをデ―タ送出開始表示パルスの発生時点
を基準にして所定時間だけ中継する中継手段と、該中継
手段による中継デ―タを受け入れるとその中継デ―タを
メモリに記憶させる動作を行ないその動作が終了するま
で所定の端子に対し所定レベルの信号を供給するディジ
タル信号プロセッサとを備えたことを特徴としている。
【０００７】
【発明の作用】本発明のディジタル信号処理装置におい
て、マイクロコンピュ―タはウエイト状態が解除される
毎にデ―タ送出開始表示パルスを発生した後、デ―タの
送出をウエイト状態となるまで行なうだけであるので、
デ―タ送出に関係する監視や判別動作をほとんど行なわ
なくて済み、マイクロコンピュ―タからＤＳＰへ効率の
良いデ―タ転送が可能となる。
て、マイクロコンピュ―タはウエイト状態が解除される
毎にデ―タ送出開始表示パルスを発生した後、デ―タの
送出をウエイト状態となるまで行なうだけであるので、
デ―タ送出に関係する監視や判別動作をほとんど行なわ
なくて済み、マイクロコンピュ―タからＤＳＰへ効率の
良いデ―タ転送が可能となる。
【０００８】
【実施例】以下、本発明の実施例を図面を参照しつつ詳
細に説明する。図１に示した本発明によるディジタル信
号処理装置においては、ＤＳＰ１１及びマイクロコンピ
ュ―タ１２の他にインタ―フェ―ス１３が設けられてい
る。このインタ―フェ―ス１３は単に入出力デ―タを保
持するような従来の入出力インタ―フェ―スとは異なる
。インタ―フェ―ス１３においては、２つのタイマ回路
１４，１５及びスイッチ回路１６が設けられている。 タイマ回路１４にはマイロクコンピュ―タ１２の出力ポ
―トＯＵＴ２からのデ―タ送出開始表示パルスがライン
１７を介して供給され、そのデ―タ送出開始表示パルス
の立ち下がりに応じて時間ｔ１ の計測を開始して時間
ｔ１ の計測を終了するとスタ―トパルスを発生し、時
間ｔ１ の計測終了から更に時間ｔ２ の計測を開始し
てその計測を終了するとストップパルスを発生する。時
間ｔ２ は所定の単位デ―タの転送時間に対応する。タ
イマ回路１５はＤＳＰ１１からマイクロコンピュ―タ１
２の入力ポ―ト（ＩＯＲＤＹ端子）ＩＮ１ に至る上り
デ―タライン１８に設けられ、ＤＳＰ１１から発せられ
るＤＲＤＹ信号を中継すると共に、スタ―トパルスの発
生から時間ｔ３ の計測を開始して時間ｔ３の計測中に
ＤＳＰ１１からのハイレベルのＤＲＤＹ信号が供給され
なければ時間ｔ３の計測終了後にハイレベルのオンパル
スをデ―タライン１８を介して入力ポ―トＩＮ１ に向
けて発生する。スイッチ回路１６はマイクロコンピュ―
タ１２からＤＳＰ１１に至る下りデ―タライン１９に設
けられ、スタ―トパルスに応じてオンとなってマイクロ
コンピュ―タ１２からの送出デ―タをＤＳＰ１１に中継
し、ストップパルスに応じてオフとなる。スイッチ回路
１６は入力バッファメモリ（図示せず）を内蔵しており
、マイクロコンピュ―タ１２からの送出デ―タを保持し
つつ中継する。
細に説明する。図１に示した本発明によるディジタル信
号処理装置においては、ＤＳＰ１１及びマイクロコンピ
ュ―タ１２の他にインタ―フェ―ス１３が設けられてい
る。このインタ―フェ―ス１３は単に入出力デ―タを保
持するような従来の入出力インタ―フェ―スとは異なる
。インタ―フェ―ス１３においては、２つのタイマ回路
１４，１５及びスイッチ回路１６が設けられている。 タイマ回路１４にはマイロクコンピュ―タ１２の出力ポ
―トＯＵＴ２からのデ―タ送出開始表示パルスがライン
１７を介して供給され、そのデ―タ送出開始表示パルス
の立ち下がりに応じて時間ｔ１ の計測を開始して時間
ｔ１ の計測を終了するとスタ―トパルスを発生し、時
間ｔ１ の計測終了から更に時間ｔ２ の計測を開始し
てその計測を終了するとストップパルスを発生する。時
間ｔ２ は所定の単位デ―タの転送時間に対応する。タ
イマ回路１５はＤＳＰ１１からマイクロコンピュ―タ１
２の入力ポ―ト（ＩＯＲＤＹ端子）ＩＮ１ に至る上り
デ―タライン１８に設けられ、ＤＳＰ１１から発せられ
るＤＲＤＹ信号を中継すると共に、スタ―トパルスの発
生から時間ｔ３ の計測を開始して時間ｔ３の計測中に
ＤＳＰ１１からのハイレベルのＤＲＤＹ信号が供給され
なければ時間ｔ３の計測終了後にハイレベルのオンパル
スをデ―タライン１８を介して入力ポ―トＩＮ１ に向
けて発生する。スイッチ回路１６はマイクロコンピュ―
タ１２からＤＳＰ１１に至る下りデ―タライン１９に設
けられ、スタ―トパルスに応じてオンとなってマイクロ
コンピュ―タ１２からの送出デ―タをＤＳＰ１１に中継
し、ストップパルスに応じてオフとなる。スイッチ回路
１６は入力バッファメモリ（図示せず）を内蔵しており
、マイクロコンピュ―タ１２からの送出デ―タを保持し
つつ中継する。
【０００９】マイクロコンピュ―タ１２は、図２に示す
ようにマイクロプロセッサ２１、レジスタ２２，２３及
びメモリ２４を備えている。マイクロプロセッサ２１に
はハ―ドウエア制御部２５が一体に形成されており、上
記のＤＲＤＹ信号が入力ポ―トＩＮ１ を介してハ―ド
ウエア制御部２５に供給されるようになっている。ハ―
ドウエア制御部２５は供給される信号がロ―レべルのと
きマイクロプロセッサ２１の動作をいわゆるハ―ド的に
停止させてウエイト状態にせしめる。レジスタ２２はデ
―タを送出するために出力ポ―トＯＵＴ１とマイクロプ
ロセッサ２１との間に設けられている。レジスタ２３は
上記のデ―タ送出開始表示パルスを送出するために出力
ポ―トＯＵＴ２とマイクロプロセッサ２１との間に設け
られている。 メモリ２４はマイクロプロセッサ２１が実行すべきプロ
グラムや送出すべきデ―タを格納する。
ようにマイクロプロセッサ２１、レジスタ２２，２３及
びメモリ２４を備えている。マイクロプロセッサ２１に
はハ―ドウエア制御部２５が一体に形成されており、上
記のＤＲＤＹ信号が入力ポ―トＩＮ１ を介してハ―ド
ウエア制御部２５に供給されるようになっている。ハ―
ドウエア制御部２５は供給される信号がロ―レべルのと
きマイクロプロセッサ２１の動作をいわゆるハ―ド的に
停止させてウエイト状態にせしめる。レジスタ２２はデ
―タを送出するために出力ポ―トＯＵＴ１とマイクロプ
ロセッサ２１との間に設けられている。レジスタ２３は
上記のデ―タ送出開始表示パルスを送出するために出力
ポ―トＯＵＴ２とマイクロプロセッサ２１との間に設け
られている。 メモリ２４はマイクロプロセッサ２１が実行すべきプロ
グラムや送出すべきデ―タを格納する。
【００１０】ＤＳＰ１１の構成としては、例えば、特願
平１−１５６１９９号に添付した明細書及び図面に記載
したものが用いられる。上記のＤＲＤＹ信号は例えば、
ＤＳＰ１１内の指示レジスタ（図示せず）から発せられ
て外部に出力される。ＤＳＰ１１は図１の如くディジタ
ルオ―ディオ信号を入力しその入力信号に対し反射音等
を付加する音場補正を施して出力する処理動作をプログ
ラムメモリ（図示せず）に記憶されたプログラムに従っ
て行なう。
平１−１５６１９９号に添付した明細書及び図面に記載
したものが用いられる。上記のＤＲＤＹ信号は例えば、
ＤＳＰ１１内の指示レジスタ（図示せず）から発せられ
て外部に出力される。ＤＳＰ１１は図１の如くディジタ
ルオ―ディオ信号を入力しその入力信号に対し反射音等
を付加する音場補正を施して出力する処理動作をプログ
ラムメモリ（図示せず）に記憶されたプログラムに従っ
て行なう。
【００１１】かかる構成の本発明によるディジタル信号
処理装置において、マイクロコンピュ―タ１２はウエイ
ト状態でなければ所定のデ―タ送出のプログラムに従っ
て作動しており、デ―タを送出する前に上記したデ―タ
送出開始表示パルスを発生し、ライン１７を介してイン
タ―フェ―ス１３内のタイマ回路１４に供給する。デ―
タ送出開始表示パルスは図３（ａ） に示すように負の
パルスであり、このパルスの立ち下がりに応じてタイマ
回路１４が作動して時間ｔ１の計測を開始する。時間ｔ
１ はＤＳＰ１１のセットアップのための時間である。 マイクロコンピュ―タ１２はデ―タをメモリ２４から読
み出してレジスタ２２に転送する。読み出されたデ―タ
は図３（ｃ） に示すタイミングでレジスタ２２から下
りデ―タライン１９を介してインタ―フェ―ス１３に供
給される。
処理装置において、マイクロコンピュ―タ１２はウエイ
ト状態でなければ所定のデ―タ送出のプログラムに従っ
て作動しており、デ―タを送出する前に上記したデ―タ
送出開始表示パルスを発生し、ライン１７を介してイン
タ―フェ―ス１３内のタイマ回路１４に供給する。デ―
タ送出開始表示パルスは図３（ａ） に示すように負の
パルスであり、このパルスの立ち下がりに応じてタイマ
回路１４が作動して時間ｔ１の計測を開始する。時間ｔ
１ はＤＳＰ１１のセットアップのための時間である。 マイクロコンピュ―タ１２はデ―タをメモリ２４から読
み出してレジスタ２２に転送する。読み出されたデ―タ
は図３（ｃ） に示すタイミングでレジスタ２２から下
りデ―タライン１９を介してインタ―フェ―ス１３に供
給される。
【００１２】タイマ回路１４における時間ｔ１ の計測
が終了すると、図３（ｄ） に示すようにスタ―トパル
スがタイマ回路１４から発生され、このスタ―トパルス
はスイッチ回路１６をオンせしめる。よって、図３（ｆ
） に示すようにインタ―フェ―ス１３に供給されたデ
―タがＤＳＰ１１に中継供給される。ＤＳＰ１１はデ―
タの供給を受けると、デ―タ受け入れ処理状態なるので
、図３（ｇ） に示すように直ちにハイレベルのＤＲＤ
Ｙ信号の発生を停止する。これにより、マイクロコンピ
ュ―タ１２の入力ポ―トＩＮ１ にはタイマ回路１５を
介してロ―レベル信号が図３（ｂ） に示すように供給
されるので、ハ―ドウエア制御部２５はマイクロプロセ
ッサ２１の動作を停止させてウエイト状態にせしめる。 マイクロプロセッサ２１のそのとき処理中のデ―タ読出
しアドレス等のデ―タを内部メモリに待避記憶させてウ
エイト状態となり、デ―タの送出動作が停止される。デ
―タの送出動作の停止毎も既に送出したデ―タはスイッ
チ回路１６を介してＤＳＰ１１に供給される。ＤＳＰ１
１においては供給されるデ―タを内部シ―ケンスコント
ロ―ラ（図示せず）がプログラムメモリ、係数メモリ、
遅延時間メモリ（共に図示せず）等のメモリに内部転送
させる。よって、デ―タ転送が終了するまではＤＲＤＹ
信号の発生を停止する。 なお、ＤＳＰ１１内のプログラムメモリに格納されるデ
―タであるプログラムはＤＳＰ１１の演算処理プログラ
ムであり、係数メモリに格納されるデ―タは乗算器にお
いてディジタル信号デ―タに乗算する係数デ―タであり
、遅延時間メモリに格納される遅延時間デ―タはディジ
タル信号デ―タの遅延時間を定めるデ―タである。また
、ＤＳＰ１１の内部デ―タ転送はプログラムメモリの演
算処理プログラム記憶エリアとは別のエリアに記憶され
たプログラムに従って行なわれる。
が終了すると、図３（ｄ） に示すようにスタ―トパル
スがタイマ回路１４から発生され、このスタ―トパルス
はスイッチ回路１６をオンせしめる。よって、図３（ｆ
） に示すようにインタ―フェ―ス１３に供給されたデ
―タがＤＳＰ１１に中継供給される。ＤＳＰ１１はデ―
タの供給を受けると、デ―タ受け入れ処理状態なるので
、図３（ｇ） に示すように直ちにハイレベルのＤＲＤ
Ｙ信号の発生を停止する。これにより、マイクロコンピ
ュ―タ１２の入力ポ―トＩＮ１ にはタイマ回路１５を
介してロ―レベル信号が図３（ｂ） に示すように供給
されるので、ハ―ドウエア制御部２５はマイクロプロセ
ッサ２１の動作を停止させてウエイト状態にせしめる。 マイクロプロセッサ２１のそのとき処理中のデ―タ読出
しアドレス等のデ―タを内部メモリに待避記憶させてウ
エイト状態となり、デ―タの送出動作が停止される。デ
―タの送出動作の停止毎も既に送出したデ―タはスイッ
チ回路１６を介してＤＳＰ１１に供給される。ＤＳＰ１
１においては供給されるデ―タを内部シ―ケンスコント
ロ―ラ（図示せず）がプログラムメモリ、係数メモリ、
遅延時間メモリ（共に図示せず）等のメモリに内部転送
させる。よって、デ―タ転送が終了するまではＤＲＤＹ
信号の発生を停止する。 なお、ＤＳＰ１１内のプログラムメモリに格納されるデ
―タであるプログラムはＤＳＰ１１の演算処理プログラ
ムであり、係数メモリに格納されるデ―タは乗算器にお
いてディジタル信号デ―タに乗算する係数デ―タであり
、遅延時間メモリに格納される遅延時間デ―タはディジ
タル信号デ―タの遅延時間を定めるデ―タである。また
、ＤＳＰ１１の内部デ―タ転送はプログラムメモリの演
算処理プログラム記憶エリアとは別のエリアに記憶され
たプログラムに従って行なわれる。
【００１３】タイマ回路１４はスタ―トパルスの発生か
ら時間ｔ２が経過すると、図３（ｅ） に示すようにス
トップパルスを発生し、このストップパルスに応じてス
イッチ回路１６はオフ状態となりデ―タの中継を停止す
る。ＤＳＰ１１においてデ―タ内部転送処理が終了する
と、ＤＳＰ１１からＤＲＤＹ信号が発生する。このＤＲ
ＤＹ信号がタイマ回路１５を介してマイクロコンピュ―
タ１２の入力ポ―トＩＮ１ に供給される。よって、ハ
―ドウエア制御部２５はマイクロプロセッサ２１の動作
停止状態、すなわちウエイト状態を解除する。マイクロ
プロセッサ２１はウエイト状態が解除されると、デ―タ
を送出する前にデ―タ送出開始表示パルスを発生する。 マイクロプロセッサ２１はウエイト状態直前の待避記憶
させておいたデ―タ読出しアドレス等のデ―タに従って
デ―タをメモリ２４から読み出してレジスタ２２に転送
し、上記した動作を繰り返す。
ら時間ｔ２が経過すると、図３（ｅ） に示すようにス
トップパルスを発生し、このストップパルスに応じてス
イッチ回路１６はオフ状態となりデ―タの中継を停止す
る。ＤＳＰ１１においてデ―タ内部転送処理が終了する
と、ＤＳＰ１１からＤＲＤＹ信号が発生する。このＤＲ
ＤＹ信号がタイマ回路１５を介してマイクロコンピュ―
タ１２の入力ポ―トＩＮ１ に供給される。よって、ハ
―ドウエア制御部２５はマイクロプロセッサ２１の動作
停止状態、すなわちウエイト状態を解除する。マイクロ
プロセッサ２１はウエイト状態が解除されると、デ―タ
を送出する前にデ―タ送出開始表示パルスを発生する。 マイクロプロセッサ２１はウエイト状態直前の待避記憶
させておいたデ―タ読出しアドレス等のデ―タに従って
デ―タをメモリ２４から読み出してレジスタ２２に転送
し、上記した動作を繰り返す。
【００１４】一方、タイマ回路１５がスタ―トパルスの
発生から時間ｔ３を計測し、その計測が終了した場合、
時間ｔ３計測中にＤＳＰ１１からＤＲＤＹ信号が発生し
ないのでＤＳＰ１１に異常が発生したとしてオンパルス
がタイマ回路１５から発生される。このオンパルスは入
力ポ―トＩＮ１ に供給され、マイクロプロセッサ２１
のウエイト状態が強制的に解除される。なお、ＤＳＰ１
１に異常が発生した場合にはその対処処理は図示しない
インタ―フェ―ス１３内の手段により行なわれる。
発生から時間ｔ３を計測し、その計測が終了した場合、
時間ｔ３計測中にＤＳＰ１１からＤＲＤＹ信号が発生し
ないのでＤＳＰ１１に異常が発生したとしてオンパルス
がタイマ回路１５から発生される。このオンパルスは入
力ポ―トＩＮ１ に供給され、マイクロプロセッサ２１
のウエイト状態が強制的に解除される。なお、ＤＳＰ１
１に異常が発生した場合にはその対処処理は図示しない
インタ―フェ―ス１３内の手段により行なわれる。
【００１５】かかる本発明によるディジタル信号処理装
置において、インタ―フェ―ス１３がデ―タ送出のタイ
ミングを司り、マイクロコンピュ―タ１２は単にウエイ
ト状態が解除される毎にデ―タ送出開始表示パルスを発
生し、その後、デ―タの送出を開始してウエイト状態と
なるまで続ければ良いのである。
置において、インタ―フェ―ス１３がデ―タ送出のタイ
ミングを司り、マイクロコンピュ―タ１２は単にウエイ
ト状態が解除される毎にデ―タ送出開始表示パルスを発
生し、その後、デ―タの送出を開始してウエイト状態と
なるまで続ければ良いのである。
【００１６】
【発明の効果】以上の如く、本発明によれば、マイクロ
コンピュ―タのウエイト状態が解除されるとマイクロコ
ンピュ―タはデ―タ送出開始表示パルスを発生した後、
デ―タの送出をウエイト状態となるまで行い、マイクロ
コンピュ―タからの送出デ―タが中継手段によってデ―
タ送出開始表示パルスの発生時点を基準にして所定時間
だけＤＳＰに対して中継され、ＤＳＰは中継手段による
中継デ―タを受け入れるとその中継デ―タをメモリに記
憶させる動作を行ないその動作が終了するまでマイクロ
コンピュ―タをウエイト状態にせしめる信号を発生する
。すなわち、マイクロコンピュ―タはウエイト状態が解
除される毎にデ―タ送出開始表示パルスを発生した後、
デ―タの送出をウエイト状態となるまで行なうだけであ
るので、デ―タ送出に関係する監視や判別動作をほとん
ど行なわなくて済み、マイクロコンピュ―タからＤＳＰ
への同一量のデ―タ転送が従来より短時間で行なうこと
ができる故、効率の良いデ―タ転送が可能となる。
コンピュ―タのウエイト状態が解除されるとマイクロコ
ンピュ―タはデ―タ送出開始表示パルスを発生した後、
デ―タの送出をウエイト状態となるまで行い、マイクロ
コンピュ―タからの送出デ―タが中継手段によってデ―
タ送出開始表示パルスの発生時点を基準にして所定時間
だけＤＳＰに対して中継され、ＤＳＰは中継手段による
中継デ―タを受け入れるとその中継デ―タをメモリに記
憶させる動作を行ないその動作が終了するまでマイクロ
コンピュ―タをウエイト状態にせしめる信号を発生する
。すなわち、マイクロコンピュ―タはウエイト状態が解
除される毎にデ―タ送出開始表示パルスを発生した後、
デ―タの送出をウエイト状態となるまで行なうだけであ
るので、デ―タ送出に関係する監視や判別動作をほとん
ど行なわなくて済み、マイクロコンピュ―タからＤＳＰ
への同一量のデ―タ転送が従来より短時間で行なうこと
ができる故、効率の良いデ―タ転送が可能となる。
【図１】本発明の実施例を示すブロック図である。
【図２】図１の装置中のマイクロコンピュ―タの概略構
成を示す図である。
成を示す図である。
【図３】図１の装置の各部の動作を示す波形図である。
【図４】従来装置を示すブロック図である。
【図５】従来装置の各部の動作を示す波形図である。
１，１１ ＤＳＰ
２，１２ マイクロコンピュ―タ
１３ インタ―フェ―ス
Claims (1)
- 【請求項１】 所定の端子が所定レベルのときウエイ
ト状態となり前記ウエイト状態が解除されるとデ―タ送
出開始表示パルスを発生し、その後、デ―タの送出を前
記ウエイト状態となるまで行なうマイクロコンピュ―タ
と、前記マイクロコンピュ―タからの送出デ―タを前記
デ―タ送出開始表示パルスの発生時点を基準にして所定
時間だけ中継する中継手段と、前記中継手段による中継
デ―タを受け入れるとその中継デ―タをメモリに記憶さ
せる動作を行ないその動作が終了するまで前記所定の端
子に対し前記所定レベルの信号を供給するディジタル信
号プロセッサとを備えたことを特徴とするディジタル信
号処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3026418A JPH04264951A (ja) | 1991-02-20 | 1991-02-20 | ディジタル信号処理装置 |
| DE19914142382 DE4142382A1 (de) | 1991-02-20 | 1991-12-20 | Digitale signalverarbeitungsvorrichtung |
| GB9200048A GB2254713A (en) | 1991-02-20 | 1992-01-03 | Data transfer in digital signal processing apparatus. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3026418A JPH04264951A (ja) | 1991-02-20 | 1991-02-20 | ディジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04264951A true JPH04264951A (ja) | 1992-09-21 |
Family
ID=12192990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3026418A Pending JPH04264951A (ja) | 1991-02-20 | 1991-02-20 | ディジタル信号処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH04264951A (ja) |
| DE (1) | DE4142382A1 (ja) |
| GB (1) | GB2254713A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685874A (ja) * | 1992-09-02 | 1994-03-25 | Honda Motor Co Ltd | デ−タ通信システム |
| JPH0784818A (ja) * | 1993-09-09 | 1995-03-31 | Mitsubishi Electric Corp | プロセッサによる周辺回路の制御方法および制御装置 |
| DE19503312A1 (de) * | 1995-02-02 | 1996-08-08 | Sel Alcatel Ag | Verfahren und Schaltungsanordnung für das Laden von Rechnern mit einem Rechnerstartprogramm |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2173326B (en) * | 1985-03-18 | 1989-06-21 | Nitsuko Ltd | Data transmission system |
| DE3751609T2 (de) * | 1986-09-01 | 1996-07-04 | Nippon Electric Co | Datenprozessor mit Hochgeschwindigkeitsdatenübertragung. |
-
1991
- 1991-02-20 JP JP3026418A patent/JPH04264951A/ja active Pending
- 1991-12-20 DE DE19914142382 patent/DE4142382A1/de not_active Withdrawn
-
1992
- 1992-01-03 GB GB9200048A patent/GB2254713A/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| DE4142382A1 (de) | 1992-08-27 |
| GB2254713A (en) | 1992-10-14 |
| GB9200048D0 (en) | 1992-02-26 |
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