JPH0427640B2 - - Google Patents
Info
- Publication number
- JPH0427640B2 JPH0427640B2 JP60283321A JP28332185A JPH0427640B2 JP H0427640 B2 JPH0427640 B2 JP H0427640B2 JP 60283321 A JP60283321 A JP 60283321A JP 28332185 A JP28332185 A JP 28332185A JP H0427640 B2 JPH0427640 B2 JP H0427640B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor memory
- memory device
- data
- current
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 5
- 238000005259 measurement Methods 0.000 description 10
- 238000007796 conventional method Methods 0.000 description 4
- 238000000691 measurement method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C2029/5006—Current
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体メモリ装置の検査方法に関し、
主として半導体メモリ装置の電源電流の測定方法
に関するものである。
主として半導体メモリ装置の電源電流の測定方法
に関するものである。
従来の技術
半導体メモリ装置における電源電流、特にスタ
ンバイ電流値は、メモリセルにおけるリーク電流
及び周辺回路におけるリーク電流等の和として表
われる静的電流つまりDCリーク電流である。こ
の電流は、VT（しきい値）のバラツキやプロセス
パラメータの変動等により変化するものであり、
また、半導体メモリ装置の非動作時つまりスタン
バイ時における電源電流として半導体メモリ装置
のスペツクにおいてその性能上重要なパラメータ
の１つであり、その最大値を厳密に把握すること
は非常に重要となる。
ンバイ電流値は、メモリセルにおけるリーク電流
及び周辺回路におけるリーク電流等の和として表
われる静的電流つまりDCリーク電流である。こ
の電流は、VT（しきい値）のバラツキやプロセス
パラメータの変動等により変化するものであり、
また、半導体メモリ装置の非動作時つまりスタン
バイ時における電源電流として半導体メモリ装置
のスペツクにおいてその性能上重要なパラメータ
の１つであり、その最大値を厳密に把握すること
は非常に重要となる。
半導体メモリ装置における非動作時における消
費電流の測定は、電源電圧印加後、半導体メモリ
装置をスタンバイ状態つまりチツプ非選択モード
に設定してその後測定するのが従来の方法であ
る。一般に、半導体メモリ装置のメモリセルのデ
ータは単に電源電圧を印加したのみで電源電圧の
書き込み動作を行なわない場合全アドレス空間に
対応するそれぞれのメモリセルはある所定のデー
タ“０”又は“１”の値を持ち各セル任意のどち
らかの値のデータを持つ傾向があるとことが知ら
れている。これは、それぞれの各セルがある安定
な状態を持とうとするため各メモリセルがそれぞ
れ“０”または“１”の値のデータを保持する。
この各セルがどちらかの値を持つことによりメモ
リセルからGND（グランド）側へ又はVDD（電
源）側へのリーク電流が最小となるような状態で
データを保持し安定状態となる。
費電流の測定は、電源電圧印加後、半導体メモリ
装置をスタンバイ状態つまりチツプ非選択モード
に設定してその後測定するのが従来の方法であ
る。一般に、半導体メモリ装置のメモリセルのデ
ータは単に電源電圧を印加したのみで電源電圧の
書き込み動作を行なわない場合全アドレス空間に
対応するそれぞれのメモリセルはある所定のデー
タ“０”又は“１”の値を持ち各セル任意のどち
らかの値のデータを持つ傾向があるとことが知ら
れている。これは、それぞれの各セルがある安定
な状態を持とうとするため各メモリセルがそれぞ
れ“０”または“１”の値のデータを保持する。
この各セルがどちらかの値を持つことによりメモ
リセルからGND（グランド）側へ又はVDD（電
源）側へのリーク電流が最小となるような状態で
データを保持し安定状態となる。
発明が解決しようとする問題点
この状態でスタンバイ電流の測定を行なう従来
の方法では、その値が静的な安定状態での測定で
あるためスタンバイ電流値として最大値を規格す
るための測定結果を得ることができたとは言えな
い。つまり、メモリセルが安定状態にあるため、
スタンバイ電流がより少ない結果となり実際ある
データを意図的に書き込んだ場合におけるメモリ
セルのリーク発生の状態と異なる結果となるた
め、スタンバイ電流として最大値を従来の方法で
は把握することが困難であることがわかる。
の方法では、その値が静的な安定状態での測定で
あるためスタンバイ電流値として最大値を規格す
るための測定結果を得ることができたとは言えな
い。つまり、メモリセルが安定状態にあるため、
スタンバイ電流がより少ない結果となり実際ある
データを意図的に書き込んだ場合におけるメモリ
セルのリーク発生の状態と異なる結果となるた
め、スタンバイ電流として最大値を従来の方法で
は把握することが困難であることがわかる。
本発明は、半導体メモリ装置におけるスタンバ
イ電流が最大となる状態で測定を行なうもので比
較的容易かつ簡敏に実現できる測定方法を提供す
るものである。
イ電流が最大となる状態で測定を行なうもので比
較的容易かつ簡敏に実現できる測定方法を提供す
るものである。
問題点を解決するための手段
本発明は、従来の半導体メモリ装置におけるス
タンバイ電流の測定方法の欠点を除去するために
なされたもので、半導体メモリ装置の電源電圧印
加後スタンバイ電流測定時において半導体メモリ
装置をチツプ非選択モードにする直前チツプ選択
モードにおいて電源電圧印加によつて自然にメモ
リセルが保持したデータに対し全アドレスをアク
セスして各データを読み出し、各アドレスのデー
タの反転データをそれぞれのアドレスに対応して
書き込みを行ない書き込み終了後に上述したチツ
プ非選択モードにして半導体メモリ装置のスタン
バイ電流の測定を行なうものである。
タンバイ電流の測定方法の欠点を除去するために
なされたもので、半導体メモリ装置の電源電圧印
加後スタンバイ電流測定時において半導体メモリ
装置をチツプ非選択モードにする直前チツプ選択
モードにおいて電源電圧印加によつて自然にメモ
リセルが保持したデータに対し全アドレスをアク
セスして各データを読み出し、各アドレスのデー
タの反転データをそれぞれのアドレスに対応して
書き込みを行ない書き込み終了後に上述したチツ
プ非選択モードにして半導体メモリ装置のスタン
バイ電流の測定を行なうものである。
作 用
本発明は、上記で述べた手段にあよりスタンバ
イ電流を測定することにより各メモリセルにおい
て、データ保持がより不安定な状態であるため各
メモリセルにおけるDCリークが発生しやすいた
めにスタンバイ電流の最大値を得ることができ、
より厳密に測定することが可能となる。
イ電流を測定することにより各メモリセルにおい
て、データ保持がより不安定な状態であるため各
メモリセルにおけるDCリークが発生しやすいた
めにスタンバイ電流の最大値を得ることができ、
より厳密に測定することが可能となる。
実施例
本発明の第１の実施例を図面を用いて詳細に説
明する。第１図は本発明の第１の実施例の測定方
法のシーケンスを記述した図であり、第２図につ
いてはメモリセルに対する読み出しデータを第２
図ａに、その反転データの内容を第２図ｂに示
す。第１図では、本発明の測定シーケンスの実施
例を示し、まず第１に電源OFF（オフ）し、そ
の後電源ON（オン）して、半導体メモリ装置
をチツプ選択モードにして動作状態にする。こ
の状態でこの半導体メモリ装置の各メモリセルの
持つデータは、第２図ａで示すような値を持つて
いるとする。第２図ａ及び第２図ｂにおけるX0，
X1……Xo-1は半導体メモリ装置のセルアレイの
ロウ（ROW）アドレスを示し、Y0，Y1…Yn-1
は半導体メモリ装置のセルアレイのコラム
（Column）アドレスを示すものとする。そこで、
各アドレスのデータに対して全アドレスをアクセ
スすることにより各データを読み出し、これを
認識しこの各アドレスに対しそれぞれの持つデー
タの反転データをそれぞれのアドレスに書き込み
を行なう。その書き込むアドレスのデータは、
第２図ｂに示すものである。該書き込み終了後
この半導体メモリ装置をチツプ非選択モードにし
てスタンバイ状態にしこの状態で半導体メモリ
のスタンバイ電流の測定を行なう。その測定後
は例えば電源OFFし又はその他の動作を行
なう。このスタンバイ電流測定後については、特
に限定する動作はない。
明する。第１図は本発明の第１の実施例の測定方
法のシーケンスを記述した図であり、第２図につ
いてはメモリセルに対する読み出しデータを第２
図ａに、その反転データの内容を第２図ｂに示
す。第１図では、本発明の測定シーケンスの実施
例を示し、まず第１に電源OFF（オフ）し、そ
の後電源ON（オン）して、半導体メモリ装置
をチツプ選択モードにして動作状態にする。こ
の状態でこの半導体メモリ装置の各メモリセルの
持つデータは、第２図ａで示すような値を持つて
いるとする。第２図ａ及び第２図ｂにおけるX0，
X1……Xo-1は半導体メモリ装置のセルアレイの
ロウ（ROW）アドレスを示し、Y0，Y1…Yn-1
は半導体メモリ装置のセルアレイのコラム
（Column）アドレスを示すものとする。そこで、
各アドレスのデータに対して全アドレスをアクセ
スすることにより各データを読み出し、これを
認識しこの各アドレスに対しそれぞれの持つデー
タの反転データをそれぞれのアドレスに書き込み
を行なう。その書き込むアドレスのデータは、
第２図ｂに示すものである。該書き込み終了後
この半導体メモリ装置をチツプ非選択モードにし
てスタンバイ状態にしこの状態で半導体メモリ
のスタンバイ電流の測定を行なう。その測定後
は例えば電源OFFし又はその他の動作を行
なう。このスタンバイ電流測定後については、特
に限定する動作はない。
以上、本発明の実施例はスタンバイ電流測定に
ついて述べたが、反転データの書き込みの動作
の後、チツプ非選択モード１１にせずチツプ選択
モード１０のままで電源電流の測定を行ない半導
体メモリ装置の動作時における静的（DC）電源
電流の測定にも適用することができる。
ついて述べたが、反転データの書き込みの動作
の後、チツプ非選択モード１１にせずチツプ選択
モード１０のままで電源電流の測定を行ない半導
体メモリ装置の動作時における静的（DC）電源
電流の測定にも適用することができる。
なお第２図において、１２，１３はメモリセル
ブロツク、１４はメモリセルのデータ“０”、１
５はメモリセルのデータ“１”、X0〜Xo-1はメモ
リセルブロツクのロウアドレス、Y0〜Yn-1はメ
モリセルブロツクのコラムアドレスである。
ブロツク、１４はメモリセルのデータ“０”、１
５はメモリセルのデータ“１”、X0〜Xo-1はメモ
リセルブロツクのロウアドレス、Y0〜Yn-1はメ
モリセルブロツクのコラムアドレスである。
発明の効果
以上に述べたように、本発明によれば従来のス
タンバイ電流測定方法による電流の最大値の把握
の不十分さを解決し厳密により正確な最大値を求
めることが可能となる。また、特に本発明の実施
例で示したように従来の測定方法に対して少ない
変更により測定が実現可能でありより簡敏でしか
もより微少な半導体メモリ装置のリーク電流を厳
密に把握し、スタンバイ電流の最大値より正確に
測定することができる効果をもつ。
タンバイ電流測定方法による電流の最大値の把握
の不十分さを解決し厳密により正確な最大値を求
めることが可能となる。また、特に本発明の実施
例で示したように従来の測定方法に対して少ない
変更により測定が実現可能でありより簡敏でしか
もより微少な半導体メモリ装置のリーク電流を厳
密に把握し、スタンバイ電流の最大値より正確に
測定することができる効果をもつ。
第１図は本発明の一実施例における半導体メモ
リ装置の測定シーケンスを示す図、第２図ａ，ｂ
はそれぞれメモリセルの読み出しデータ及びその
セルに書き込む反転データの例を示す図である。 １０……半導体メモリ装置のチツプ選択モー
ド、１１……半導体メモリ装置のチツプ非選択モ
ード、１２，１３……メモリセルブロツク、１４
……メモリセルのデータ“０”、１５……メモリ
セルのデータ“１”。
リ装置の測定シーケンスを示す図、第２図ａ，ｂ
はそれぞれメモリセルの読み出しデータ及びその
セルに書き込む反転データの例を示す図である。 １０……半導体メモリ装置のチツプ選択モー
ド、１１……半導体メモリ装置のチツプ非選択モ
ード、１２，１３……メモリセルブロツク、１４
……メモリセルのデータ“０”、１５……メモリ
セルのデータ“１”。
Claims (1)
- 【特許請求の範囲】 １ 半導体メモリ装置に電源電圧を印加して動作
状態にさせ、チツプ選択モードで全アドレスをア
クセスして各データを読み出し、各アドレスのデ
ータに対してその反転データをそれぞれのアドレ
スに対応して書き込みを行ない、前記書き込み終
了後前記半導体メモリ装置の電源電流を測定する
半導体メモリ装置の検査方法。 ２ 書き込み終了後、チツプ非選択モードにして
半導体メモリ装置の電源電流を測定する特許請求
の範囲第１項記載の半導体メモリ装置の検査方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60283321A JPS62141699A (ja) | 1985-12-16 | 1985-12-16 | 半導体メモリ装置の検査方法 |
| US06/941,626 US4820974A (en) | 1985-12-16 | 1986-12-11 | Method for measuring a characteristic of semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60283321A JPS62141699A (ja) | 1985-12-16 | 1985-12-16 | 半導体メモリ装置の検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62141699A JPS62141699A (ja) | 1987-06-25 |
| JPH0427640B2 true JPH0427640B2 (ja) | 1992-05-12 |
Family
ID=17663950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60283321A Granted JPS62141699A (ja) | 1985-12-16 | 1985-12-16 | 半導体メモリ装置の検査方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4820974A (ja) |
| JP (1) | JPS62141699A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4985672A (en) * | 1989-12-11 | 1991-01-15 | Advantest Corporation | Test equipment for a low current IC |
| US5321354A (en) * | 1990-07-23 | 1994-06-14 | Seiko Epson Corporation | Method for inspecting semiconductor devices |
| US5097206A (en) * | 1990-10-05 | 1992-03-17 | Hewlett-Packard Company | Built-in test circuit for static CMOS circuits |
| US5289475A (en) * | 1990-11-29 | 1994-02-22 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with inverted write-back capability and method of testing a memory using inverted write-back |
| US5132615A (en) * | 1990-12-19 | 1992-07-21 | Honeywell Bull Inc. | Detecting presence of N+ diffusion faults in a micropackage containing a plurality of integrated circuits by analyzing Vref current |
| US5325054A (en) * | 1992-07-07 | 1994-06-28 | Texas Instruments Incorporated | Method and system for screening reliability of semiconductor circuits |
| US5483170A (en) * | 1993-08-24 | 1996-01-09 | New Mexico State University Technology Transfer Corp. | Integrated circuit fault testing implementing voltage supply rail pulsing and corresponding instantaneous current response analysis |
| US5731700A (en) * | 1994-03-14 | 1998-03-24 | Lsi Logic Corporation | Quiescent power supply current test method and apparatus for integrated circuits |
| US5687382A (en) * | 1995-06-07 | 1997-11-11 | Hitachi America, Ltd. | High speed, reduced power memory system implemented according to access frequency |
| US6175244B1 (en) | 1997-04-25 | 2001-01-16 | Carnegie Mellon University | Current signatures for IDDQ testing |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3576982A (en) * | 1968-12-16 | 1971-05-04 | Ibm | Error tolerant read-only storage system |
| US4045779A (en) * | 1976-03-15 | 1977-08-30 | Xerox Corporation | Self-correcting memory circuit |
| US4271519A (en) * | 1979-07-26 | 1981-06-02 | Storage Technology Corporation | Address mark generation and decoding method |
| JPS5853775A (ja) * | 1981-09-26 | 1983-03-30 | Fujitsu Ltd | Ｉｃメモリ試験方法 |
| US4637020A (en) * | 1983-08-01 | 1987-01-13 | Fairchild Semiconductor Corporation | Method and apparatus for monitoring automated testing of electronic circuits |
| US4686456A (en) * | 1985-06-18 | 1987-08-11 | Kabushiki Kaisha Toshiba | Memory test circuit |
-
1985
- 1985-12-16 JP JP60283321A patent/JPS62141699A/ja active Granted
-
1986
- 1986-12-11 US US06/941,626 patent/US4820974A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62141699A (ja) | 1987-06-25 |
| US4820974A (en) | 1989-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20020004882A1 (en) | Semiconductor circuit and method of controlling the same | |
| JP2843481B2 (ja) | リフレッシュアドレステスト回路を備えた半導体メモリ装置 | |
| NO20003507D0 (no) | FremgangsmÕte til dynamisk lesing/skriving i et ferroelektrisk minne samt kretsløsninger for utførelse av fremgangsmÕten | |
| JPH02289990A (ja) | Ｄｒａｍ形式の集積半導体メモリおよびその検査方法 | |
| JPH0222470B2 (ja) | ||
| JPH0427640B2 (ja) | ||
| US5432744A (en) | Dynamic semiconductor memory circuit | |
| KR100363108B1 (ko) | 반도체 메모리장치와 그 장치의 리프레쉬주기 조절방법 | |
| CN114333972A (zh) | 自刷新周期测试方法及装置 | |
| JP2568507B2 (ja) | 半導体メモリ装置の検査方法 | |
| US20020101906A1 (en) | Method for determining the temperature of a semiconductor component | |
| US5926429A (en) | Semiconductor memory device and method of refreshing semiconductor memory device | |
| JP2560504B2 (ja) | 組み込み自己テスト回路 | |
| JPH09232398A (ja) | 強誘電体膜評価装置およびその方法 | |
| KR100338817B1 (ko) | 복합 반도체장치의 리프레쉬 특성 자가 테스터 | |
| JPH02105389A (ja) | ダイナミック型記憶装置 | |
| JPS6111993A (ja) | 半導体記憶装置 | |
| JPS62264495A (ja) | １サイクルで論理値を書込むことのできるダイナミツクメモリ | |
| JPS63102095A (ja) | 半導体記憶装置 | |
| JP2003007095A (ja) | 半導体記憶装置 | |
| US5982657A (en) | Circuit and method for biasing the charging capacitor of a semiconductor memory array | |
| JP2616720B2 (ja) | 半導体記憶装置の試験方法 | |
| JPH07296581A (ja) | 半導体記憶装置 | |
| JPS61172298A (ja) | 半導体メモリ装置 | |
| JPH07141861A (ja) | ダイナミックメモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |