JPH0427709B2

JPH0427709B2 -

Info

Publication number: JPH0427709B2
Application number: JP57091296A
Authority: JP
Inventors: Hideo Oikawa; Oku Kuraki; Tsuneo Mano; Kazuhide Kiuchi; Ban Nakajima
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1982-05-31
Filing date: 1982-05-31
Publication date: 1992-05-12
Also published as: JPS58209156A

Description

【発明の詳細な説明】本発明は高融点金属をゲート電極配線に用いた
MOSメモリセルの高信号量化及びセルサイズの
縮小化に関するものである。

近年、MOSLSIの微細化，高密度化に伴い、
電極配線抵抗による信号伝搬遅延が重大な問題に
なり、これまで、ゲート電極に用いていたポリシ
リコンを抵抗の低い高融点金属或いは高融点金属
シリサイドに代えようとする試みが盛んに行われ
ている。又いわゆるスケールダウン則によりセル
サイズが縮小されるが、電気容量部分の面積の縮
小による信号量の減少も大きな問題となつてい
る。

第１図ａはこれまでに開発された高融点金属ゲ
ート電極配線を用いた256KビツトMOSRAMの
セル部の平面図でｂはＡ−A′部の断面図である。
ここで１はSi半導体基板、２は絶縁分離のための
厚い酸化膜、３はゲート酸化膜、４はシリコン
層、５はシリコン酸化膜、６は高融点金属ゲート
電極配線、７は層間絶縁膜、８はスルホール、９
はAl配線、１０は不純物領域である。第１図ａ
のシリコン層４の傾斜部分は電気容量を形成して
いる部分である。図中２点鎖線で囲んだ領域
（8.05×8.6μｍ）が１ビツトのメモリセルに対応
している。ここで高融点金属ゲート電極配線６の
幅は2μｍ，スルホール８の径は1μｍ，高融点金
属ゲート電極配線６とスルホール８の間隔は1μ
ｍである。又電機容量を形成している部分の面積
は、21.4μm²（第１図ａの斜線部分）であり、こ
の直下のゲート酸化膜厚は300〓である。

ここでこのセル構造で得られる信号電圧Vsig
を求めてみる。セル容量をCs，ビツト線容量C_B，
MOSトランジスタの閾値ばらつきと基準電圧等
のバラツキの総和をV₁，セルの“ハイ”レベル
の最悪値〔電源電圧（4.5）−リーク相当分〕を
V_Mとした場合Vsigは、 Vsig＝V_H／２×１／C_B／C_S＋１−V₁／２と表すことができる。ここでV₁を140mVとし、
リーク相当分を0.5V仮定してV_Hを4.0とし、C_H／
C_S＝８を上式に代入すると信号電圧Vsigとして
約150mVの値が得られる。

今後、さらにセル面積を縮小し、大容量の
MOSメモリを開発してゆく場合、信号電圧の減
少は非常に深刻な問題である。このため信号電圧
を増加させる検討が設計，プロセス両側から種々
試みられている。その１つとして電機容量を形成
するシリコン層の下の絶縁膜をシリコン窒化膜の
ような誘電率の大きな材料にする検討、シリコン
層上に多層構造の電機容量を形成する検討があ
る。前者はプロセスを増加させるほかリーク電
流，耐圧等シリコン窒化膜自体の膜質にも問題が
ある。後者はシリコン層上に形成した絶縁膜上の
電極と半導体基板とのコンタクトをとるためのコ
ンタクトホールを形成する必要があるが、これに
よる面積の増加は大きく、プロセスの増加を招く
わりには電気容量を大きく増加させることができ
ない。

ここで第１図の従来のセル構造で、余分に大き
な面積をとり、電気容量面積を著しく制限してい
る部分について考えてみる。それは高融点金属ゲ
ート電極配線６とスルホール８の間隔Ｘである。
即ち、セルフアライン技術により、高融点金属ゲ
ート電極配線６と不純物領域１０とは位置関係が
自己整合されているが、高融点金属ゲート電極配
線６とスルーホール８の位置関係は自己整合され
ておらず、この間隔Ｘは通常1μｍ以上とられて
いる、通常のプロセスでは高融点金属ゲート電極
配線６とスルホール８が重なれば、高融点金属ゲ
ート電極配線６と基板あるいは上層の電極が電気
的に接続してしまうことになる。この間隔Ｘはリ
ノグラフイの精度及びサイドエツチング量等から
決定されるものであり、1μｍ以上必要とされて
いる。したがつて２本の高融点金属ゲート電極配
線６の間に1μｍの径のスルホール８を開口する
場合でも、3μｍ以上の間隔をあらかじめ用意し
なければいけないことになり、セルの微細化ある
いは電気容量の増大化に大きな問題となつてい
る。

本発明は上記の欠点を解決するためになされた
ものであり、高融点金属ー高融点金属酸化物−ポ
リSiの３層構造を形成し、金属酸化物層を酸素の
供給源としてSiを内部から酸化することにより、
高融点金属ゲート電極配線の表面のみに選択的に
Si酸化膜から成る絶縁膜を形成すると同時に、高
融点金属ゲート電極配線とスルホール並びに上層
のSi電極の位置関係を自己整合する方法に関する
ものである。

上記の目的を達成するため、本発明は半導体基
板上に形成された絶縁膜上に所定形状の第１シリ
コン層を形成する工程と、その表面を酸化する工
程と、前記第１シリコン層以外の絶縁膜上に所定
形状の高融点金属ゲート電極配線を形成する工程
と、前記高融点金属ゲート電極配線表面に高融点
金属酸化物層を形成する工程と、前記金属酸化物
層に隣接して前記の絶縁膜にスルホールを形成す
ると工程と、全面に第２シリコン層を形成する工
程と、その後水素を含む雰囲気中で熱処理し、前
記第２シリコン層を内部から酸化し、前記の高融
点金属ゲート電極配線表面に選択的に絶縁層を形
成する工程と、前記の第２シリコン層を加工する
工程を少なくとも含むことを特徴とする半導体装
置の製造方法を発明の要旨とするものである。

さらに、本発明は半導体基板上に形成された絶
縁膜上に所定形状に高融点金属ゲート電極配線を
形成する工程と、前記高融点金属ゲート電極配線
表面に高融点金属酸化物層を形成する工程と、前
記高融点金属酸化物層の隣接して前記絶縁膜に第
１及び第２のスルホールを形成する工程と、全面
にシリコン層を形成する工程と、ついで水素を含
む雰囲気中で熱処理し、前記シリコン層を内部か
ら酸化し前記高融点金属ゲート電極配線表面に選
択的に絶縁層を形成する工程と、前記シリコン層
を加工する工程を少なくとも含むことを特徴とす
る半導体装置の製造方法を発明の要旨とするもの
である。

次に本発明の実施例を添付図面について説明す
る。なお実施例は一つの例示であつて、本発明の
精神を逸脱しない範囲で、種々の変更あるいは改
良を行いうることは言うまでもない。

第２図は本発明の方法による半導体装置であ
り、ａは平面図、ｂはＡ−A′線に沿う断面図で
ある。２点鎖線で囲んだ領域が１ビツトのメモリ
セルに対応している。ここで、１はSi半導体基
板、２は絶縁分離のための厚い酸化膜、３はゲー
ト酸化膜であり、４′は第１シリコン層、５はシ
リコン酸化膜、６は高融点金属ゲート電極配線、
７は層間絶縁膜、１６はスルホール、９はA1配
線、１０は不純物領域、１７は内部シリコン酸化
膜、１２は第２シリコン層である。図中の斜線部
は電気容量を形成している部分である。ここで、
高融点金属ゲート電極配線６とスルホール１６並
びに第２シリコン層１２の間の、位置関係は自己
整合され、高融点金属ゲート電極配線６とスルホ
ール１６並びに第２シリコン層１２の間隔Ｘは内
部シリコン酸化膜１７の厚さ（100Å〜1000Å程
度）まで小さくなつている。又第１図の従来の回
路と比較するため、間隔Ｘ以外のサイズ、即ちセ
ルサイズ（69.2μm²）、高融点金属ゲート電極配線
６の幅（2μｍ）、スルホール８の径（1μｍ）、ゲ
ート酸化膜厚（300Å）は同じにしてある。

本発明によつて作られた回路では、間隔Ｘは＜
0.1μｍであり、第１図の従来の回路の間隔Ｘ＝1μ
ｍに比べて１桁以上小さくなつているため、セル
サイズを一定とした場合、第１図の従来回路
（21.4μm²）に比べて電気容量部分を4.5μm²だけ増
大させることができる。したがつて本発明による
回路で得られる信号電圧Vsigは、 Vsig＝V_H／２×１／C_B／C_S＋１−V₁／２＝4.0／２×１／８×21.4／25.9＋１−0.07＝0.193
（ｖ）となり、第１図に示した間隔Ｘ＝1μｍの従来回
路の信号量（150mV）を約30％増加させること
が可能となる。

次に第３図を用いて本発明の半導体装置の製造
方法の一実施例を示す。本発明を適用し得る電極
配線材料としては、抵抗率の小さいこと、耐熱性
の高いこと及び酸化物が水素を含む雰囲気中熱処
理により容易に還元されることが必要であること
から、Mo，Ｗ，Ta，Ti等の高融点金属が最適
である。ここではMoをとりあげて詳細に説明す
る。

まず、第３図Ａに示すようにSi基板１に例えば
選択酸化法により厚い素子間選択酸化膜２を形成
し、さらにゲート酸化膜３を形成する。本実施例
ではゲート酸化膜３の厚さは300Åとした。次に
シリコン膜を全面に形成し低抵抗化のための不純
物イオン注入を行い、さらに通常のリソグラフイ
工程とエツチング工程により第１シリコン層４′
を形成する。本実施例では第１シリコン層４′
CVD法により3000Å形成し、不純物としてはAs
を80KeVで１×10¹⁶cm^-2ドーズとした。次に露出
しているゲート酸化膜３をエツチングにより一度
除去し、新たなゲート酸化膜３′を形成する（第
３図Ｂ参照）。この時第１シリコン層４′の表面に
絶縁膜としてシリコン酸化膜５を形成する。又シ
リコン酸化膜の厚さを厚くしたい場合は、前記し
た全面にシリコン膜を形成した段階で表面を水蒸
気酸化等を行いあらかじめシリコン酸化膜をある
程度形成しておけばよい。本実施例ではゲート酸
化膜３′は300Å、シリコン酸化膜５は1000Åとし
た。次に第３図Ｃに示すようにMo膜を全面に形
成し、通常のリソグラフイ工程とエツチング工程
によりMoゲート電極配線６を形成する。本実施
例ではMo電子ビーム蒸着法により3000Å形成し
た。

次に第３図Ｄに示すようにMoゲート電極配線
６の少なくとも表面にMo酸化物層１３を形成す
る。一般に安定に得られるMoの酸化物としては
MoO₂とMoO₃がある。MoO₃はMoを酸素を含む
雰囲気中で低温熱処理して容易に得られるが、約
800°C以上の高温になると昇華し始める。このた
めMo−シリコン層界面にMoO₃を形成し、酸素
雰囲気あるいは水素雰囲気中で熱処理すると膜の
剥離等を生じてしまう。従つて、Mo酸化物とし
ては融点が約1900°Cと高く、高温で安定なMoO₂
を用いる必要がある。しかし、Mo薄膜表面に
MoO₂層を形成することは容易ではない。われわ
れは種々検討した結果、安定にMoO₂層を作る方
法として次の２つの方法を見いだした。

(1) Moを酸素雰囲気中500°C程度以下の低温で
酸化し、表面にMoO₃を形成し、次いて不活性
雰囲気中でMoO₃の昇華点に近い温度あるいは
それ以上の温度で熱処理しMoO₂に変える。

(2) 酸素を微量（重量比１％以下）含んだ不活性
雰囲気中でMoを1000°C程度の温度で熱処理す
る。

上記第１，第２の方法で形成したMo酸化物が
MoO₂であることはＸ線と電子線回折により確認
した。

本実施例では第１の方法MoO₂層を形成した。
具体的には、酸素雰囲気中で300°C，60分の酸化
を行つた後、窒素雰囲気中800°C，30分の熱処理
を行いMoゲート電極６の表面に約400ÅのMoO₂
酸化物１３を形成した。尚、第１と第２のMo酸
化物形成法を比較した場合、酸化物の膜厚制御と
Mo中への酸素の拡散防止の点で第１の方法の方
が優れている。又本実施例では、Moの酸化物を
Moの表面に層として形成したが、Mo膜中全体
に酸素を含ませたとしても本発明は実施可能であ
る。しかし、Mo酸化物がMoに還元される時大
きな体積収縮を伴う、この理由からMo酸化物を
表面に形成した方が有利である。

次に、Moゲート電極配線６，第１シリコン層
４′をマスクとして不純物をイオン化し、ソース
ドレーン不純物領域１０を形成する。本実施例で
はAsを100KeVで４×10¹⁵cm^-2ドーズし、活性化
のため1000℃，20分の熱処理を行つた。尚、本実
施例では、Moゲート電極配線６の表面にMo酸
化物層１３を形成後イオン注入を行つたが、イオ
ン注入の時期はMo酸化物層１３を形成する前で
もよい。金属ゲートの場合、結晶粒径の大きさが
1000Åとなり、ゲート電極の膜厚に近づくと、チ
ヤネリング現象により注入イオンが金属を突き抜
けゲート酸化膜，Si基板中に入つてしまう問題が
ある。Mo表面にMo酸化物を形成した後イオン
注入することは、Mo酸化物の結晶性が悪いこと
から、このチヤネリング現象の改善に大きな効果
がある。

次に第３図Ｅに示すようにレジスト膜１４を塗
布した後、ホトあるいは電子ビーム露光等の通常
のリングラフイ工程により、レジスト層１４にコ
ンタクトホール用の開口部１５を開ける。この
時、開口部１５の一部を図のようにMoゲート電
極配線６に重ねて構成してもかまわない。第１図
の従来装置で説明した如くこれまで行われてきた
プロセスでは、ゲート電極とコンタクトホールが
重なれば、当然ゲート電極とスルーホール上の電
極が短絡してしまうため、スルーホールはゲート
電極から離して形成される。この距離はリソグラ
フテイ工程における余裕度、エツチングにおける
サイドエツチング等を考慮し通常1μｍ以上とる
のが普通である。これに対して、本発明はＥ図に
示した如く、レジストの開口部１５の一部をMo
ゲート電極配線６に重ねて形成してもかまわない
点に大きな特徴がある。

次に、希フツ酸あるいはドライエツチングによ
りレジスト開口部１５の部分のゲート酸化膜３を
除去しスルホール１６を形成した後レジスト層１
４を除去する。

なお、本実施例ではMoO₂が希フツ酸におかさ
れないことから、安全性を考えてMoゲート電極
配線６の表面にMo酸化物を形成後スルホールエ
ツチングを行つているが、本来Mo自体希フツ酸
に対する耐性は比較的高いことから、Mo酸化物
形成工程とコンタクトホール形成工程を逆にして
もよい。即ち、第３図Ｃ工程ののち、直ちにリソ
グラフイ工程によりレジスト層１４に開口部を
Moゲート電極配線６に一部重ねて形成する。次
に第３図Ｅに示すように開口部１５部分のゲート
酸化膜３′をエツチングしスルホール１６を形成
し、レジスト層１４を除去する。次にMoゲート
電極表面にMo酸化物１３を形成する。この時
Mo酸化物の形成を前記の第１の方法によつて行
えば、Moを酸化させるための処理条件は300℃
であるので、コンタクト部分のSi基板１の表面に
は自然酸化膜の厚さと大差ない程度の酸化膜しか
形成されない。したがつてこのSi酸化膜は、電極
形成直前に通常行われる希フツ酸液によるライト
エツチングにより容易に除去できる。

次にスルホール形成後、全面に第２シリコン層
１２を形成する。本実施例では電子ビーム蒸着法
により3500Å形成した。続いてポリSi１５を低抵
抗化するためAsをイオン注入により１×10¹⁶cm^-2
ドーズした。

次に第３図Ｇに示すように、水素あるいは水素
を含む不活性雰囲気中で800℃〜1000℃の熱処理
を行い、Mo酸化物１３を還元し、供給された酸
素により第２シリコン層を内部から酸化し、Mo
ゲート電極配線６と第２シリコン層１２との間に
内部シリコン酸化膜１７を形成する。本実施例で
は純水素中、1000℃，60分の熱処理を行つた。

第４図ａ，ｂに水素雰囲気中熱処理前後のオー
ジエ電子分光法による構成元素の深さ方向分布を
示す。ａは熱処理前のもの、ｂはH₂雰囲気にお
ける熱処理後（1000℃，60分）の特性を示す。

即ち、第４図ａは第３図に工程Ｆの後のゲート
電極部分の構造であり、Si−Mo酸化物−Mo−
ゲートSiO₂酸化膜構造が形成されているのが良
くわかる。第４図ｂは第３図の工程Ｇの後の分布
であり、Moゲート電極配線６と第２シリコン層
１２の間に700Å程度の厚いSi酸化膜１７が形成
されている状態が明瞭にわかる。酸素はMo中へ
は入つておらず、このプロセスによりMoゲート
電極配線６は酸化されることはない。又MoとSi
の反応によるシリサイド形成も全くみられない。
さらに、第２シリコン層１２と内部シリコン酸化
膜１７の界面及び内部シリコン酸化膜１７とMo
ゲート電極配線６の界面は非常に急峻なオージエ
分布を示しており、両界面は非常に均質かつ一様
に形成されているものと判断される。本発明の現
象はMoO₂が水素雰囲気によりおそらく次の反応
により還元され、 MoO₂＋2H₂＝Mo＋2H₂Ｏ生成されたH₂ＯによりポリSiが水蒸気酸化さ
れているものと考えている。したがつて形成され
る内部シリコン酸化膜１７の厚さは、あらかじめ
形成されたMo酸化物の厚さ１３で決定されるこ
とに注意する必要がある。

次に第３図Ｈに示すように、第２シリコン層１
２を通常のリソグラフイ工程とエツチング工程に
より加工し第２シリコン電極１８を形成する。本
工程によりMoゲート電極配線６の表面に選択的
に内部酸化膜１７が形成され、Moゲート電極配
線６と第２シリコン電極１８が自己整合的に分離
形成できる。続いて層間絶縁膜７として
CVDPSG膜を、5000Å形成し、通常のリソグラ
フイ工程とエツチング工程によりスルホール８を
形成し、A1を全面に形成し、通常のリソグラフ
イ工程とエツチング工程によりA1配線９を形成
し本発明の装置が完成する。本実施例ではA1と
して２％Si入りA1をスパツタで5000Å形成した。

本発明の方法によつて形成された内部シリコン
酸化膜１７の膜質はXPS（Ｘ−ray photo−
electron spectrocopy）測定、希フツ酸によるエ
ツチング特性、及び耐圧、リーク電流により評価
した。まず、Si酸化膜の組成についてはXPS測
定により検討した。その結果、本内部酸化法によ
り形成したSi酸化膜を形成しているSiの2P電子
の結合エネルギーは103.3eVであり、SiO₂を構成
するSiの値103.4eVに一致したことから、内部シ
リコン酸化膜１７はSiO₂であると判明した。

希フツ酸（容量比HF：H₂Ｏ＝３：100）に対
するエツチング速度を測定したところ、本内部酸
化法によるSi酸化膜は約120Å／分であり、通常
のポリSi酸化膜109Å／分と同等であつた。耐圧，
リーク電流は、本内部酸化法により形成した700
Åのシリコン酸化膜上に500μ角のポリSi−A12層
電極を形成し測定した。その結果、耐圧は10⁶
Ｖ／cm以上であり、リーク電流ほとんどの試料
で、10^-12Ａ以下であつた。

以上の膜質評価から、本内部酸化法により形成
した内部シリコン酸化膜は通常のシリコン酸化膜
と同等であると結論した。

第３図に示した実施例では、Mo酸化物１３上
に形成した第２シリコン層の厚さは3500Åであつ
たが、この厚さが1500Å程度以下と薄くなると、
水素雰囲気中熱処理によりMoとシリコン層界面
に厚いシリコン酸化膜が形成されなくなる。この
理由はシリコン層が薄くなると、酸素が結晶粒界
やピンホールを通して外部へ出てしまうためだと
考えている。第３図Ｆの工程において形成する第
２シリコン層１２の厚さを1100Åとし、これを水
素中1000℃，60分の熱処理した後のオージエ電子
分光法による構成元素の深さ方向分布を第５図に
示す。Mo酸化物は完全に還元されているが第２
シリコン層−Mo界面には厚い内部シリコン酸化
膜は形成されていない。われわれはこの問題につ
いて種々検討を加えた結果、第２シリコン層１２
の厚さが薄い場合でも、シリコン層−Mo界面に
厚い内部シリコン酸化膜を形成できる方法を見い
出したので第３図Ｊを用いて説明する。即ち、第
３図Ｆ工程において、電子ビーム蒸着法により第
２シリコン層１２′を1100Å形成した。次に、第
３図Ｊに示すように第２シリコン層１２′の表面
に約400Åのシリコン酸化膜１９を形成した。次
に、水素を含む雰囲気中で熱処理しMo酸化物層
１３を還元し第２シリコン層１２′とMoゲート
電極配線６の間に内部シリコン酸化膜１７を形成
する。本実施例では純水素中1000℃，60分の熱処
理を行つた。第６図は本方法で形成したシリコン
酸化膜１９−第２シリコン層１２′−内部シリコ
ン酸化膜１７−Moゲート電極配線６の構造のオ
ージエ電子分光法にいよる構成元素の深さ方向分
布を示す。シリコン−Mo間に厚い内部シリコン
酸化膜が形成され、又各界面が整然と構成されて
いることが判る。又本方法では第２シリコン層１
２′の表面を直接酸化しているが、この処理によ
りMoが酸化されることがないこともわかる。こ
の後の工程は第３図Ｈ工程以降と全く同じである
ので説明を省く。

第７図ａ，ｂは本発明の方法によつて作られた
半導体装置の他の実施例で、ａは平面図、ｂはＡ
−A′線に沿う断面図である。２点鎖線で囲んだ
領域が１ビツトのメモリセルに対応している。こ
こで、１はSi半導体基板、２は絶縁膜分離のため
の厚い酸化膜、３はゲート酸化膜であり、６１は
ゲート電極、６２は容量電極、１７は内部シリコ
ン酸化膜、２２は電極シリコン層である。２０１
は第１スルホール、２０２は第２スルホール、７
は層間絶縁膜、９はAl配線、１０は不純物領域
である。尚第７図ａの斜線部は電気容量を形成し
ている部分である。図中ａは第１の容量、ｂは第
２の容量を示す。

次にこの半導体装置の特徴を述べる。

() 高融点金属ゲート電極配線６１及び容量電
極６２とスルホール２０１，２０２並びに高融
点金属ゲート電極配線６１及び容量電極６２と
シリコン層２２との位置関係は自己整合され、
これら電極とスルホール２０１，２０２及びシ
リコン層２２の間隔Ｘは内部シリコン酸化膜１
７の厚さ（数100Å〜1000Å程度）まで小さく
できている。

() 電気容量は高融点金属容量電極６２の上下
面即ち、容量電極６２−ゲート酸化膜３−Si半
導体基板とからなる第１の容量（第７図ａ中ａ
で図示）と容量電極６２−内部シリコン酸化膜
１７−シリコン層２２からなる第２の容量（第
７図ａ中ｂで図示）で構成されている。又本構
造では容量電極６２上に第２の容量を形成して
いることから、従来の２層ゲート構造のように
ゲート電極と容量電極の一部を重ねる必要はな
い。即ち、ゲート電極６１と容量電極６１は１
回のMo膜形成ですむことになり、当然ゲート
酸化膜も１回形成すればよいことになる。従来
の２層ゲートプロセスが２回のゲート酸化膜形
成と２回ゲート電極形成工程からなつていたこ
とを考えれば、本発明の構造が微細，高集積で
あるにもかかわらず、いかにプロセスが簡略さ
れたものであるか理解できるはずである。

又、本発明の第７図の装置では、第１図の従来
の回路と比較するため、間隔Ｘ以外のサイズ、即
ちセルサイズ（69.2μm²），高融点金属ゲート電極
配線６１の幅（2μｍ），スルホール２０の径（1μ
ｍ），ゲート酸化膜の厚さ（300Å）は同じにして
ある。ここで、本発明の方法による装置で得られ
る信号電圧Vsigを計算してみる。この装置では
間隔Ｘは＜0.1μｍであり、第１図の従来の回路の
間隔Ｘ＝1μｍに比べてＸが１桁以上小さくさつ
ているため、セルサイズを一定とした場合、第１
図の従来回路に比べて電気容量部分の面積を大き
くとることができる。即ち第１図の従来回路の場
合、電気容量部分の面積は21.4μm²であるが、こ
の装置では、下側の第１の容量の面積20.1μm²と
上側の第２の容量の面積30.8μm²で合計50.9μm²と
大きくなつている。このためこの装置は同じセル
面積で従来回路の２倍以上の電気容量面積を有し
ていることになる。したがつてこの装置で得られ
る信号電圧Vsigは、 Vsig＝V_H／２×１／C_B／C_S＋１−V₁／２＝4.0／２×１／８×21.4／50.9＋１−0.07＝0.388
（ｖ）となり、第１図に示した従来回路と同じセルサイ
ズで従来回路の信号量（150mV）の実に約「2.6
倍」の信号量が得られることとなる。

次に第８図を用いて第７図に示した半導体装置
の製造方法の一実施例を示す。まず、第８図Ａに
示すようにSi基板１に例えば選択酸化法により厚
い素子間分離選択酸化膜２を形成し、さらにゲー
ト酸化膜３を形成する。本実施例ではゲート酸化
膜３の厚さは300Åとした。次に第８図Ｂに示す
ようにMo膜を全面に形成し、通常のリソグラフ
イ工程とエツチング工程によりMoゲート電極６
１と容量電極６２を形成する。本実施例ではMo
は電子ビーム蒸着法により基板温度250℃で3000
Å形成した。更に、第８図Ｃに示すようにMo電
極の少なくとも表面層にMo酸化物層１３を形成
する。本実施例では前記した第１のMo酸化物形
成法によりMoO₂層を形成した。実際には酸素雰
囲気中で300℃，60分の酸化を行つた後、窒素雰
囲気中800℃，30分の熱処理を行いMoゲート電
極の表面に約400ÅのMoO₂酸化物層１３を形成
した。続いてMo層をマスクとして、Asを100KV
で４×10^-15cm^-2ドーズし、さらに活性化のため
の1000℃，20分の熱処理を行い、ソース・ドレー
ン不純物領域１０を形成する。なお、本実施例で
はMo電極表面にMo酸化物１３を形成した後イ
オン注入を行つたが、イオン注入の時期はMo酸
化物１３を形成する前でも良い。次に第８図Ｄに
示すように、ホトあるいは電子ビーム露光等の通
常のリソグラフイ工程によりレジスト層１４にス
ルホール用の開口部１５を開ける。この時開口部
１５の一部を図のようにMoゲート電極６１に重
ねて構成してもかまわない。第１図の従来装置で
説明した如くこれまで行われてきたプロセスで
は、ゲート電極とスルホールが重なれば、当然ゲ
ート電極とスルホール上の電極が短絡してしまう
ため、スルホールはゲート電極から離して形成さ
れる。この距離はリソグラフイ工程における余裕
度、エツチングにおけるサイドエツチング等を考
慮し通常1μｍ以上とるのが普通である。これに
対して、本発明はＤ図に示した如く、レジストの
開口部１５の一部をMoゲート電極６１に重ねて
形成する点に大きな特徴がある。次に、希フツ酸
あるいはドライエツチングによりレジス開口部１
５の部分のゲート酸化膜を除去しスルホール２０
１，２０２を形成した後、レジスト層１４を除去
する。

尚、本実施例ではMoO₂が希フツ酸におかされ
ないことから、安全性を考えてMoゲート電極配
線６１の表面にMo酸化物を形成後スルホールエ
ツチングを行つているが、本来Mo自体希フツ酸
に対する耐性は比較的高いことから、第８図Ｃで
説明したようにMo酸化物形成工程とスルホール
形成工程を逆にしても良い。

次に第８図Ｅに示すように全面にシリコン層２
１を電子ビーム蒸着法により3500Å形成し、続い
てシリコン層２１を低抵抗化するためAsを１×
10¹⁶cm^-2イオン注入によりドーズした。

次に第８図Ｆに示すように水素あるいは水素を
含む不活性雰囲気中で1000℃、60分の熱処理を行
い、Mo酸化物層１３を還元し、供給された酸素
によりシリコン層２１を内部から酸化し、Moゲ
ート電極配線６１とシリコン層２１との間に内部
シリコン酸化膜１７を形成する。

次に第８図Ｇに示すように通常のリソグラフイ
工程とエツチング工程によりシリコン層２１を加
工し、電極シリコン層２２を形成する。次に第８
図Ｈに示すように層間絶縁膜７としてCVDPSG
膜を5000Å形成し、通常のリソグラフイ工程とエ
ツチング工程によりスルホール２３を形成し、
A1を全面に形成し、通常のリソグラフイ工程と
エツチング工程によりA1配線９を形成し本発明
の装置が完成する。本実施例ではA1として２％
Si入りA1をスパツタ法で5000Å形成した。

尚シリコン層２１の膜厚が約1500Å以下と薄い
場合、あらかじめ表面にシリコン酸化膜を形成し
た後、水素を含んだ不活性雰囲気中で熱処理し厚
い内部シリコン酸化膜を形成するには、第３図の
実施例で説明した通りである。

以上は本発明のMOS半導体素子に適用した場
合について説明したものであるが、本発明は
MOS半導体素子に限られるものでなく、MIS半
導体素子にも適用できるもので、電極配線間相互
あるいは電極配線とコンタクトホール間の位置を
自己整合的に形成する必要がある装置に広く適用
し得る技術であることはいうまでもない。又実施
例ではMoを用いて説明したが、本発明は金属酸
化物が水素を含む雰囲気中熱処理で還元できれば
良く、大部分の金属が本発明の対象となることは
明らかである。しかし、Siを酸化し厚いSi酸化膜
を得るためには内部酸化時の温度を800℃以上と
する必要があるため、低融点金属の適用は難しい
ものと考えられている。さらにシリコン酸化膜に
限らず金属表面に金属窒化膜を形成しておき、水
素還元し内部シリコン酸化膜を作ることも可能で
ある。

以上説明したように、本発明は高融点金属−金
属酸化物−ポリSi3層構造を形成し、金属酸化物
を酸素の供給源として、ポリSiを内部から酸化す
る技術である。

換言すれば、 Mo＋Mo酸化物＋Siの構造を ↓ 水素中における熱処理によつて ↓ Mo＋SiO₂＋Si の構造に変化させる点にある。

従つて次のような特徴を有するものである。

() 高融点金属表面のみに選択的にシリコン酸
化膜を形成した構造ができる。

() 内部酸化により残つたポリSiを上層の電極
として使用できると同時に、このシリコン電極
と高融点金属電極配線とを内部酸化により形成
されたシリコン酸化膜により自己整合的に分離
することができる。

() 内部酸化によるシリコン酸化膜により電極
間を分離していることから、スルホールと電極
間の位置も自己整合的に形成でき、かつこの間
の距離を数100Åまで短縮することができる。

() シリコンゲートプロセスで通常行われてい
る酸洗浄が可能となる。

() 高融点金属表面に結晶性の悪い金属酸化物
層が形成されているため、イオン注入に対する
マスク性の向上が期待される。

本発明は上記のような特徴を有することから、
多層電極配線，完全セルフアラインコンタクト，
折り返し多層キヤパシター等を実現ならしめるも
のであり、今後のLSIの高密度，高集積に大きな
インパクトを与える技術ということができる。

上記の技術はとりもなおさず、完全セルフアラ
インコンタクト，セルフアライン多層キヤパシタ
ーを実現したものであり、これらの技術を用いた
第２図及び第７図に示した半導体装置は、従来の
半導体装置に比べてセルサイズ及び信号量を大幅
に改善できるものである。又現在、LSIの微細化
の最大の障害はリソグラフイ工程及びエツチング
工程であるが、本発明では、スルホール及び多層
配線の分離はセルフアラインで行われているた
め、リングラフイ工程，エツチング工程に要求さ
れる高制御性が緩和され、プロセス余裕度が非常
に大きくなる効果も有している。

【図面の簡単な説明】

第１図ａ，ｂは従来の高融点金属ゲート電極配
線を用いた256KビツトMOSRAMのセル構造の
平面及び断面図、第２図ａ，ｂは本発明の方法に
よつて半導体装置の一実施例の平面及び断面図、
第３図Ａ〜Ｊは上記の半導体装置の製造方法の一
実施例、第４図ａ，ｂは内部酸化前後のオージエ
分析による深さ方向分布、第５図はシリコン層が
薄い場合の内部酸化後のオージエ分析による深さ
方向分布、第６図は薄いシリコン層表面にシリコ
ン酸化膜を形成し、内部酸化した後のオージエ分
析による深さ方向分布、第７図ａ，ｂは本発明の
方法によつて作られた半導体装置の他の実施例の
平面図及び断面図、第８図Ａ〜Ｈは上記の半導体
装置の製造方法の他の実施例を示す。１……Si半導体基板、２……厚い酸化膜、３，
３……ゲート酸化膜、４……シリコン層、５……
シリコン酸化膜、６……高融点金属ゲート電極配
線、７……層間絶縁膜、８……スルホール、９…
…A1配線、１０……不純物領域、４……第１シ
リコン層、１２，１２……第２シリコン層、１３
……Mo酸化物層、１４……レジスト層、１５…
…開口部、１６……スルホール、１７……内部シ
リコン酸化膜（絶縁膜）、１８……シリコン電極、
１９……シリコン酸化膜、６１……ゲート電極、
６２……容量電極、２０……スルホール、２０１
……第１スルホール、２０２……第２スルホー
ル、２１……シリコン層、２２……電極シリコン
層、２３……スルホール。

Claims

【特許請求の範囲】１半導体基板上に形成された絶縁膜上に所定形
状の第１シリコン層を形成する工程と、その表面
を酸化する工程と、前記第１シリコン層以外の絶
縁膜上に所定形状の高融点金属ゲート電極配線を
形成する工程と、前記高融点金属ゲート電極配線
表面に高融点金属酸化物層を形成する工程と、前
記金属酸化物層に隣接して前記の絶縁膜にスルホ
ールを形成する工程と、全面に第２シリコン層を
形成する工程と、その後水素を含む雰囲気中で熱
処理し、前記第２シリコン層を内部から酸化し、
前記の高融点金属ゲート電極配線表面に選択的に
絶縁層を形成する工程と、前記の第２シリコン層
を加工する工程を少なくとも含むことを特徴とす
る半導体装置の製造方法。２半導体基板上に形成された絶縁膜上に所定形
状に高融点金属ゲート電極配線を形成する工程
と、前記高融点金属ゲート電極配線表面に高融点
金属酸化物層を形成する工程と、前記高融点金属
酸化物層の隣接して前記絶縁膜に第１及び第２の
スルホールを形成する工程と、全面にシリコン層
を形成する工程と、ついで水素を含む雰囲気中で
熱処理し、前記シリコン層を内部から酸化し前記
高融点金属ゲート電極配線表面に選択的に絶縁層
を形成する工程と、前記シリコン層を加工する工
程を少なくとも含むことを特徴とする半導体装置
の製造方法。