JPH04278521A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04278521A JPH04278521A JP4026291A JP4026291A JPH04278521A JP H04278521 A JPH04278521 A JP H04278521A JP 4026291 A JP4026291 A JP 4026291A JP 4026291 A JP4026291 A JP 4026291A JP H04278521 A JPH04278521 A JP H04278521A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関し、更に詳しくは再結晶化シリコン膜を形成し、積
層素子を形成する際の再結晶化方法で、シリコン基板の
一部を種結晶として用いて結晶の方位制御を行うもので
ある。この時の種結晶としてのシリコン柱を第１のシリ
コン基板に素子を形成する際に同時に形成することで、
完全な種結晶を用いた均一性の高い再結晶化シリコン膜
の形成方法を提供するものである。
に関し、更に詳しくは再結晶化シリコン膜を形成し、積
層素子を形成する際の再結晶化方法で、シリコン基板の
一部を種結晶として用いて結晶の方位制御を行うもので
ある。この時の種結晶としてのシリコン柱を第１のシリ
コン基板に素子を形成する際に同時に形成することで、
完全な種結晶を用いた均一性の高い再結晶化シリコン膜
の形成方法を提供するものである。
【０００２】
【従来の技術】図１８〜図２５を用いて従来技術とそれ
の問題点を説明する。まず、図１８に示すように第１の
シリコン基板１に素子形成を行う。この際、素子は、不
純物拡散層１２，１２と、酸化シリコン膜６を有する第
１のシリコン基板１上にゲート絶縁膜８を介して配設さ
れたゲート電極９とからなり、さらにゲート電極９は層
間絶縁膜１１で覆われ、コンタクトホール１１ａを介し
て不純物拡散層１２上に高融点金属配線１０が形成され
ている。符号１１ｂは層間絶縁膜表面を示す。この上に
絶縁膜１３を積層し更に有機膜１４を塗布することで平
坦な表面を形成する〔図１９参照〕。この状態で、絶縁
膜１３と有機膜１４を等速の条件でエッチングを施し絶
縁膜表面が層間絶縁膜１１の表面１１ｂと同一面になる
ように平坦な表面に仕上げ、更にその上に絶縁膜１３を
積層する〔図２０参照〕。続いて、結晶方位の安定化の
ための種結晶部を形成する。すなわち、フォトリソグラ
フィ法を用いフォトレジスト２に開口部２ａを形成し、
これをマスクにＲＩＥ法により絶縁膜１３をエッチング
して絶縁膜１３に開口部１３ａを形成し、第１のシリコ
ン基板１表面を露出させる〔図２１参照〕。次にレジス
ト２を除去した後、非晶質シリコン膜１５を積層し絶縁
膜１３の開口部１３ａ内に埋め込むことで第１のシリコ
ン基板１と接触させる。更に最上層にはレーザビームの
反射防止膜としての酸化膜１６を積層する〔図２２参照
〕。次に、この状態の試料の表面にレーザビームＡを酸
化膜１６を介して照射しながらＢの方向（紙面に垂直に
手前から裏側に向かう）へ走査して、非晶質シリコン膜
１５とそれに接触している部分の第１のシリコン基板１
の表面を同時に溶融、再固化させ、ビーム走査領域に第
１のシリコン基板１の結晶方位を引き継いだ再結晶化シ
リコン膜１７を形成する。すなわち、第１の再結晶化（
シーディングエピタキシー）を行った〔図２３参照〕。
の問題点を説明する。まず、図１８に示すように第１の
シリコン基板１に素子形成を行う。この際、素子は、不
純物拡散層１２，１２と、酸化シリコン膜６を有する第
１のシリコン基板１上にゲート絶縁膜８を介して配設さ
れたゲート電極９とからなり、さらにゲート電極９は層
間絶縁膜１１で覆われ、コンタクトホール１１ａを介し
て不純物拡散層１２上に高融点金属配線１０が形成され
ている。符号１１ｂは層間絶縁膜表面を示す。この上に
絶縁膜１３を積層し更に有機膜１４を塗布することで平
坦な表面を形成する〔図１９参照〕。この状態で、絶縁
膜１３と有機膜１４を等速の条件でエッチングを施し絶
縁膜表面が層間絶縁膜１１の表面１１ｂと同一面になる
ように平坦な表面に仕上げ、更にその上に絶縁膜１３を
積層する〔図２０参照〕。続いて、結晶方位の安定化の
ための種結晶部を形成する。すなわち、フォトリソグラ
フィ法を用いフォトレジスト２に開口部２ａを形成し、
これをマスクにＲＩＥ法により絶縁膜１３をエッチング
して絶縁膜１３に開口部１３ａを形成し、第１のシリコ
ン基板１表面を露出させる〔図２１参照〕。次にレジス
ト２を除去した後、非晶質シリコン膜１５を積層し絶縁
膜１３の開口部１３ａ内に埋め込むことで第１のシリコ
ン基板１と接触させる。更に最上層にはレーザビームの
反射防止膜としての酸化膜１６を積層する〔図２２参照
〕。次に、この状態の試料の表面にレーザビームＡを酸
化膜１６を介して照射しながらＢの方向（紙面に垂直に
手前から裏側に向かう）へ走査して、非晶質シリコン膜
１５とそれに接触している部分の第１のシリコン基板１
の表面を同時に溶融、再固化させ、ビーム走査領域に第
１のシリコン基板１の結晶方位を引き継いだ再結晶化シ
リコン膜１７を形成する。すなわち、第１の再結晶化（
シーディングエピタキシー）を行った〔図２３参照〕。
【０００３】次に、レーザビームＡを照射しながら上記
Ｂ方向とは直角な方向であるＣの方向へ走査して第１の
再結晶化でシーディングエピタキシーされた再結晶化シ
リコン膜１７の結晶方位を引き継がせた第２の再結晶化
（ラテラルエピタキシー）を行って広い面積の再結晶化
シリコン膜１７を形成する〔図２４参照〕。以降、公知
のＭＯＳ作成工程によりＳＯＩＭＯＳＦＥＴを作成し、
積層構造素子を形成する〔図２５参照〕。
Ｂ方向とは直角な方向であるＣの方向へ走査して第１の
再結晶化でシーディングエピタキシーされた再結晶化シ
リコン膜１７の結晶方位を引き継がせた第２の再結晶化
（ラテラルエピタキシー）を行って広い面積の再結晶化
シリコン膜１７を形成する〔図２４参照〕。以降、公知
のＭＯＳ作成工程によりＳＯＩＭＯＳＦＥＴを作成し、
積層構造素子を形成する〔図２５参照〕。
【０００４】
【発明が解決しようとする課題】しかるに、第１の再結
晶化条件は非晶質シリコン膜１５の面からさらに深い位
置となる第１のシリコン基板１の表面までを溶融させる
だけのエネルギーを必要とするため、レーザビームＡの
照射される周辺部分が高温となる。この部分では熱影響
を受けてしまうため設計上、素子などを配置できない制
約が生じてしまう。そのため第１のシリコン基板への素
子集積度の低下を招いていた。更に、シーディングエピ
タキシーの結晶引き上げ（シーディング）が完全でない
場合にラテラルエピタキシーの結晶性に影響を与えてし
まうなどの問題が生じていた。なお、図２５において、
ＳＯＩＭＯＳトランジスタはゲート電極９と、層間絶縁
膜１１に設けたコンタクトホールを介して高融点金属配
線１０に接続する不純物拡散層１２とからなる。
晶化条件は非晶質シリコン膜１５の面からさらに深い位
置となる第１のシリコン基板１の表面までを溶融させる
だけのエネルギーを必要とするため、レーザビームＡの
照射される周辺部分が高温となる。この部分では熱影響
を受けてしまうため設計上、素子などを配置できない制
約が生じてしまう。そのため第１のシリコン基板への素
子集積度の低下を招いていた。更に、シーディングエピ
タキシーの結晶引き上げ（シーディング）が完全でない
場合にラテラルエピタキシーの結晶性に影響を与えてし
まうなどの問題が生じていた。なお、図２５において、
ＳＯＩＭＯＳトランジスタはゲート電極９と、層間絶縁
膜１１に設けたコンタクトホールを介して高融点金属配
線１０に接続する不純物拡散層１２とからなる。
【０００５】
【課題を解決するための手段及び作用】この発明は、第
１のシリコン基板の任意の位置に選択エッチングを行っ
てシリコンの柱を形成した後それ以外の領域に素子を形
成し、全面に絶縁膜を積層し、素子の表面凹凸を絶縁膜
のエッチバック法によって埋め込んで上記シリコン柱の
表面と埋め込み絶縁膜の表面とを同一面に形成し、これ
に非晶質シリコン膜を積層してシリコン柱表面と接触さ
せ、この積層された非晶質シリコン膜の表面にエネルギ
ービームを照射しながら走査することによる非晶質シリ
コン膜の連続的な溶融、再固化を行い再結晶化シリコン
膜を形成し、続いて上記再結晶化シリコン膜を第２のシ
リコン基板としてこの上に素子を作製し、２層の積層構
造の素子形成を行うことよりなる半導体装置の製造方法
である。
１のシリコン基板の任意の位置に選択エッチングを行っ
てシリコンの柱を形成した後それ以外の領域に素子を形
成し、全面に絶縁膜を積層し、素子の表面凹凸を絶縁膜
のエッチバック法によって埋め込んで上記シリコン柱の
表面と埋め込み絶縁膜の表面とを同一面に形成し、これ
に非晶質シリコン膜を積層してシリコン柱表面と接触さ
せ、この積層された非晶質シリコン膜の表面にエネルギ
ービームを照射しながら走査することによる非晶質シリ
コン膜の連続的な溶融、再固化を行い再結晶化シリコン
膜を形成し、続いて上記再結晶化シリコン膜を第２のシ
リコン基板としてこの上に素子を作製し、２層の積層構
造の素子形成を行うことよりなる半導体装置の製造方法
である。
【０００６】すなわち、この発明は、第１のシリコン基
板にシリコンの柱を形成し、これを再結晶化の際の種結
晶として用いている。そして、シリコン柱以外の領域に
は素子を形成し、素子表面に絶縁膜をエッチバック法で
埋め込み平坦化しシリコンの柱の表面だけを露出させて
、非晶質シリコン膜を積層した状態で再結晶化を行うよ
うにしたものである。また、この発明は別の観点から、
第１のシリコン基板の任意の位置に選択エッチングを行
ってシリコンの柱を形成した後それ以外の領域に素子を
形成し、全面に絶縁膜を積層し、素子の表面凹凸を絶縁
膜のエッチバック法によって埋め込んで上記シリコン柱
の表面と埋め込み絶縁膜の表面とを同一面に形成し、こ
れに膜厚が数μｍ程度の厚い非晶質シリコン膜を積層し
てシリコン柱表面と接触させ、この積層された非晶質シ
リコン膜の表面にエネルギービームを照射しながら走査
することによる非晶質シリコン膜の連続的な溶融、再固
化を行い再結晶化シリコン膜を形成し、この再結晶化シ
リコン膜を選択エッチングによって、上記シリコン柱直
上は除去しない状態で再度シリコン柱を形成し、その他
の領域を極薄膜化するよう除去してこの極薄膜化された
領域に素子を作製した後、全面に絶縁膜を積層し、素子
の表面凹凸を絶縁膜のエッチバック法によって埋め込ん
で再度形成された上記シリコン柱の表面と埋め込み絶縁
膜の表面とを同一面に形成し、これに非晶質シリコン膜
を上記数μｍ程度の厚い非晶質シリコン膜よりは薄く積
層してシリコン柱表面と接触させ、さらにエネルギービ
ームを照射しながらその非晶質シリコン膜の連続的な溶
融、再固化を行い薄い再結晶化シリコン膜を形成し、続
いて、その再結晶化シリコン膜を第２のシリコン基板と
してこの上に素子を作製し、以降この薄い再結晶化シリ
コン膜を用いて素子作製を繰り返すことで３層以上の多
層積層構造の素子を形成する半導体装置の製造方法が提
供される。このように本発明では、従来のように第１の
再結晶化を行う必要がないので、工程の簡略化が図れ、
下層への熱影響が低減できる。また、シード部周辺の第
１のシリコン基板への素子形成も可能となり、無効領域
を削減でき集積度の向上が図れる。しかもシード部はバ
ルクシリコンであるのでシーディング率の影響を受ける
ことのないラテラルエピタキシーが行えることになり再
結晶化シリコン膜の結晶性が向上する。この結果、それ
を用いて形成した素子の特性が向上し、信頼性の向上が
図れる。
板にシリコンの柱を形成し、これを再結晶化の際の種結
晶として用いている。そして、シリコン柱以外の領域に
は素子を形成し、素子表面に絶縁膜をエッチバック法で
埋め込み平坦化しシリコンの柱の表面だけを露出させて
、非晶質シリコン膜を積層した状態で再結晶化を行うよ
うにしたものである。また、この発明は別の観点から、
第１のシリコン基板の任意の位置に選択エッチングを行
ってシリコンの柱を形成した後それ以外の領域に素子を
形成し、全面に絶縁膜を積層し、素子の表面凹凸を絶縁
膜のエッチバック法によって埋め込んで上記シリコン柱
の表面と埋め込み絶縁膜の表面とを同一面に形成し、こ
れに膜厚が数μｍ程度の厚い非晶質シリコン膜を積層し
てシリコン柱表面と接触させ、この積層された非晶質シ
リコン膜の表面にエネルギービームを照射しながら走査
することによる非晶質シリコン膜の連続的な溶融、再固
化を行い再結晶化シリコン膜を形成し、この再結晶化シ
リコン膜を選択エッチングによって、上記シリコン柱直
上は除去しない状態で再度シリコン柱を形成し、その他
の領域を極薄膜化するよう除去してこの極薄膜化された
領域に素子を作製した後、全面に絶縁膜を積層し、素子
の表面凹凸を絶縁膜のエッチバック法によって埋め込ん
で再度形成された上記シリコン柱の表面と埋め込み絶縁
膜の表面とを同一面に形成し、これに非晶質シリコン膜
を上記数μｍ程度の厚い非晶質シリコン膜よりは薄く積
層してシリコン柱表面と接触させ、さらにエネルギービ
ームを照射しながらその非晶質シリコン膜の連続的な溶
融、再固化を行い薄い再結晶化シリコン膜を形成し、続
いて、その再結晶化シリコン膜を第２のシリコン基板と
してこの上に素子を作製し、以降この薄い再結晶化シリ
コン膜を用いて素子作製を繰り返すことで３層以上の多
層積層構造の素子を形成する半導体装置の製造方法が提
供される。このように本発明では、従来のように第１の
再結晶化を行う必要がないので、工程の簡略化が図れ、
下層への熱影響が低減できる。また、シード部周辺の第
１のシリコン基板への素子形成も可能となり、無効領域
を削減でき集積度の向上が図れる。しかもシード部はバ
ルクシリコンであるのでシーディング率の影響を受ける
ことのないラテラルエピタキシーが行えることになり再
結晶化シリコン膜の結晶性が向上する。この結果、それ
を用いて形成した素子の特性が向上し、信頼性の向上が
図れる。
【０００７】
【実施例】実施例１
図１〜図１１の工程断面略図を用いて本発明の第１の実
施例を具体的に説明する。第１のシリコン基板１にフォ
トリソグラフィ法により２ミクロン角程度のフォトレジ
ストパターン２を形成し〔図１参照〕、これをマスクと
してＲＩＥ法（反応性イオンエッチング法）などにより
シリコンエッチングを行い、高さｄが２ミクロン程度の
シリコン柱Ｄを形成する〔図２参照〕。この際、シリコ
ンエッチング後はシリコン基板１表面の清浄化のため熱
酸化し、この酸化シリコン膜を湿式により除去するのが
望ましい。また、符号２０はシリコン柱Ｄ表面である。 次に、通常のＭＯＳＦＥＴ作製工程を用いて素子形成を
進める。まずパターン２を除去した後シリコン柱Ｄを含
む第１のシリコン基板表面を熱酸化し薄い酸化シリコン
膜３を形成した後、窒化シリコン膜４を積層し〔図３参
照〕、フォトリソグラフィー法によりフォトレジストパ
ターン５を形成し、これをマスクとしてＲＩＥ法などに
より素子形成領域Ｅ及びシリコン柱Ｄの形成部以外のフ
ィールド領域Ｆの窒化シリコン膜４および酸化シリコン
膜３の除去を行う〔図４参照〕。次に、マスク５を除去
した後、窒化シリコン膜４をマスクに熱酸化を行い酸化
シリコン膜を６を形成し素子間分離を行う〔図５参照〕
。次に、シリコン柱Ｄの形成部が、素子作製を進める工
程でのエッチングや拡散工程などの影響を受けないよう
フォトリソグラフィー法によりフォトレジストパターン
７を形成し、これをマスクにして窒化シリコン膜４を除
去し、シリコン柱Ｄの形成部が常に窒化シリコン膜４で
覆った構造とする〔図６参照〕。以降、素子形成領域Ｅ
に素子を形成する。すなわち、ゲート絶縁膜８、ゲート
電極９，不純物拡散層１２、１２、層間絶縁膜１１、コ
ンタクトホール１１ａ、高融点金属配線１０などを形成
し素子形成を行いこれを下層素子２１とする〔図７参照
〕。素子形成後、表面に埋め込み絶縁膜１３を積層し、
更に有機膜１４を塗布して図８に示す平坦な表面とする
。次に、絶縁膜１３と有機膜１４を、これらのエッチン
グ速度が等速となるエッチング条件を用いたＲＩＥ法で
エッチバックする。この時のエッチング終点をシリコン
柱Ｄの表面２０が露出した時とすることで、図９に示す
ようなシリコン柱の表面２０と絶縁膜表面１３ａを同一
面となる構造を形成する。次に、シリコン柱Ｄを含む第
１のシリコン基板上の全面に非晶質シリコン膜１５、更
にレーザビームＡの反射防止膜としての酸化膜１６を積
層し表面から非晶質シリコン１５を溶融させる条件でレ
ーザビームＡを照射しながらＣの方向へ走査する〔図１
０参照〕。これにより非晶質シリコン膜１５は短時間で
溶融、再固化し再結晶化シリコン膜である単結晶シリコ
ン膜１７となる。すなわち、非晶質シリコン膜１５と接
融している第１のシリコン基板１のシリコン柱Ｄの表面
部分も溶融させることで、第１のシリコン基板１を種結
晶としてエビタキシャル成長し、第１のシリコン基板１
の結晶方位を引き継いだ再結晶化シリコン膜１７を形成
する。この時のシリコン柱Ｄの結晶面方位は（１００）
面でレーザビームＡの走査方向Ｃは＜０１０＞方向が望
ましい。以降、再結晶化シリコン膜１７にゲート絶縁膜
８、ゲート電極９、不純物拡散層１２、層間絶縁膜１１
、コンタクトホール１１ａ、高融点金属配線１０などを
形成し素子形成を行いこれを上層素子２２とし、図１１
に示すような下層素子２１、上層素子２２からなる積層
構造の積層素子２３を形成する。
施例を具体的に説明する。第１のシリコン基板１にフォ
トリソグラフィ法により２ミクロン角程度のフォトレジ
ストパターン２を形成し〔図１参照〕、これをマスクと
してＲＩＥ法（反応性イオンエッチング法）などにより
シリコンエッチングを行い、高さｄが２ミクロン程度の
シリコン柱Ｄを形成する〔図２参照〕。この際、シリコ
ンエッチング後はシリコン基板１表面の清浄化のため熱
酸化し、この酸化シリコン膜を湿式により除去するのが
望ましい。また、符号２０はシリコン柱Ｄ表面である。 次に、通常のＭＯＳＦＥＴ作製工程を用いて素子形成を
進める。まずパターン２を除去した後シリコン柱Ｄを含
む第１のシリコン基板表面を熱酸化し薄い酸化シリコン
膜３を形成した後、窒化シリコン膜４を積層し〔図３参
照〕、フォトリソグラフィー法によりフォトレジストパ
ターン５を形成し、これをマスクとしてＲＩＥ法などに
より素子形成領域Ｅ及びシリコン柱Ｄの形成部以外のフ
ィールド領域Ｆの窒化シリコン膜４および酸化シリコン
膜３の除去を行う〔図４参照〕。次に、マスク５を除去
した後、窒化シリコン膜４をマスクに熱酸化を行い酸化
シリコン膜を６を形成し素子間分離を行う〔図５参照〕
。次に、シリコン柱Ｄの形成部が、素子作製を進める工
程でのエッチングや拡散工程などの影響を受けないよう
フォトリソグラフィー法によりフォトレジストパターン
７を形成し、これをマスクにして窒化シリコン膜４を除
去し、シリコン柱Ｄの形成部が常に窒化シリコン膜４で
覆った構造とする〔図６参照〕。以降、素子形成領域Ｅ
に素子を形成する。すなわち、ゲート絶縁膜８、ゲート
電極９，不純物拡散層１２、１２、層間絶縁膜１１、コ
ンタクトホール１１ａ、高融点金属配線１０などを形成
し素子形成を行いこれを下層素子２１とする〔図７参照
〕。素子形成後、表面に埋め込み絶縁膜１３を積層し、
更に有機膜１４を塗布して図８に示す平坦な表面とする
。次に、絶縁膜１３と有機膜１４を、これらのエッチン
グ速度が等速となるエッチング条件を用いたＲＩＥ法で
エッチバックする。この時のエッチング終点をシリコン
柱Ｄの表面２０が露出した時とすることで、図９に示す
ようなシリコン柱の表面２０と絶縁膜表面１３ａを同一
面となる構造を形成する。次に、シリコン柱Ｄを含む第
１のシリコン基板上の全面に非晶質シリコン膜１５、更
にレーザビームＡの反射防止膜としての酸化膜１６を積
層し表面から非晶質シリコン１５を溶融させる条件でレ
ーザビームＡを照射しながらＣの方向へ走査する〔図１
０参照〕。これにより非晶質シリコン膜１５は短時間で
溶融、再固化し再結晶化シリコン膜である単結晶シリコ
ン膜１７となる。すなわち、非晶質シリコン膜１５と接
融している第１のシリコン基板１のシリコン柱Ｄの表面
部分も溶融させることで、第１のシリコン基板１を種結
晶としてエビタキシャル成長し、第１のシリコン基板１
の結晶方位を引き継いだ再結晶化シリコン膜１７を形成
する。この時のシリコン柱Ｄの結晶面方位は（１００）
面でレーザビームＡの走査方向Ｃは＜０１０＞方向が望
ましい。以降、再結晶化シリコン膜１７にゲート絶縁膜
８、ゲート電極９、不純物拡散層１２、層間絶縁膜１１
、コンタクトホール１１ａ、高融点金属配線１０などを
形成し素子形成を行いこれを上層素子２２とし、図１１
に示すような下層素子２１、上層素子２２からなる積層
構造の積層素子２３を形成する。
【０００８】実施例２
更に、上層に素子を２層にわたって積層する場合の実施
例を図１２〜図１７を用いて詳細に説明する。非晶質シ
リコン膜１５の膜厚を厚く（２μｍ程度）積層した状態
で再結晶化シリコン膜１７の形成まで行うのは上記第１
の実施例と同様である〔図１２参照〕。次に、反射防止
膜１６を除去した後上記第１の実施例と同様にパターン
２を用いて再結晶化シリコン膜１７の柱Ｓを形成する〔
図１３参照〕。このとき素子を形成する領域の再結晶化
シリコン膜１７を０．１μｍ程度の極薄膜に仕上げるこ
とで再結晶化シリコンの柱Ｓの高さｄを１．９μｍ程度
に形成する〔図１３参照〕。以降、上記第１の実施例と
同様の通常の素子形成を進めて下層の素子２４の上に第
１の上層素子２５を作成し〔図１４参照〕、上記第１の
実施例と同様に絶縁膜１３の埋め込み平坦化を行い再結
晶化シリコン柱Ｓの表面２６と絶縁膜１３の表面１３ａ
を同一面に仕上げる〔図１５参照〕。これに、再度、非
晶質シリコン膜１５、反射防止膜１６を積層し、レーザ
ビームＡをＣ方向に照射しながら走査し再結晶化を行い
、第２の再結晶化シリコン膜１７を形成する〔図１６参
照〕。続いて、再度、反射防止膜１６を除去した後第２
の再結晶化シリコン膜１７を基板として素子を形成して
、３層目の積層素子である第２の上層素子２７を形成す
る〔図１７参照〕。以降、本方法を用いて更に多層積層
素子を形成を進めることが可能となる。なお、上記両実
施例ではＭＯＳＦＥＴの多層積層素子作成について説明
したが、これに限られるものではなく種々の半導体装置
に適応できるものである。
例を図１２〜図１７を用いて詳細に説明する。非晶質シ
リコン膜１５の膜厚を厚く（２μｍ程度）積層した状態
で再結晶化シリコン膜１７の形成まで行うのは上記第１
の実施例と同様である〔図１２参照〕。次に、反射防止
膜１６を除去した後上記第１の実施例と同様にパターン
２を用いて再結晶化シリコン膜１７の柱Ｓを形成する〔
図１３参照〕。このとき素子を形成する領域の再結晶化
シリコン膜１７を０．１μｍ程度の極薄膜に仕上げるこ
とで再結晶化シリコンの柱Ｓの高さｄを１．９μｍ程度
に形成する〔図１３参照〕。以降、上記第１の実施例と
同様の通常の素子形成を進めて下層の素子２４の上に第
１の上層素子２５を作成し〔図１４参照〕、上記第１の
実施例と同様に絶縁膜１３の埋め込み平坦化を行い再結
晶化シリコン柱Ｓの表面２６と絶縁膜１３の表面１３ａ
を同一面に仕上げる〔図１５参照〕。これに、再度、非
晶質シリコン膜１５、反射防止膜１６を積層し、レーザ
ビームＡをＣ方向に照射しながら走査し再結晶化を行い
、第２の再結晶化シリコン膜１７を形成する〔図１６参
照〕。続いて、再度、反射防止膜１６を除去した後第２
の再結晶化シリコン膜１７を基板として素子を形成して
、３層目の積層素子である第２の上層素子２７を形成す
る〔図１７参照〕。以降、本方法を用いて更に多層積層
素子を形成を進めることが可能となる。なお、上記両実
施例ではＭＯＳＦＥＴの多層積層素子作成について説明
したが、これに限られるものではなく種々の半導体装置
に適応できるものである。
【０００９】
【発明の効果】以上のようにこの発明によれば、バック
Ｓｉの一部に選択エッチングによるＳｉ柱を形成し、こ
れ以外の領域に素子を形成し、その表面を絶縁膜のエッ
チバックで埋め込んで平坦化を行い、Ｓｉ柱と絶縁膜の
表面を同一面に形成し、これに非晶質Ｓｉ膜を積層して
Ｓｉ柱を種結晶としたエネルギービーム照射による再結
晶化を行うようにしたので、（ｉ）工程の簡略化が図れ
、下層への熱影響を低減できる。（ｉｉ）素子の集積度
を向上できる。（ｉｉｉ）再結晶化シリコン膜の結晶性
を向上できる。その結果、素子の特性を向上でき、信頼
性の向上が図れる効果がある。
Ｓｉの一部に選択エッチングによるＳｉ柱を形成し、こ
れ以外の領域に素子を形成し、その表面を絶縁膜のエッ
チバックで埋め込んで平坦化を行い、Ｓｉ柱と絶縁膜の
表面を同一面に形成し、これに非晶質Ｓｉ膜を積層して
Ｓｉ柱を種結晶としたエネルギービーム照射による再結
晶化を行うようにしたので、（ｉ）工程の簡略化が図れ
、下層への熱影響を低減できる。（ｉｉ）素子の集積度
を向上できる。（ｉｉｉ）再結晶化シリコン膜の結晶性
を向上できる。その結果、素子の特性を向上でき、信頼
性の向上が図れる効果がある。
【図１】この発明の第１の実施例における製造工程の第
１のステップを示す構成説明図。
１のステップを示す構成説明図。
【図２】この発明の第１の実施例における製造工程の第
２のステップを示す構成説明図。
２のステップを示す構成説明図。
【図３】この発明の第１の実施例における製造工程の第
３のステップを示す構成説明図。
３のステップを示す構成説明図。
【図４】この発明の第１の実施例における製造工程の第
４のステップを示す構成説明図。
４のステップを示す構成説明図。
【図５】この発明の第１の実施例における製造工程の第
５のステップを示す構成説明図。
５のステップを示す構成説明図。
【図６】この発明の第１の実施例における製造工程の第
６のステップを示す構成説明図。
６のステップを示す構成説明図。
【図７】この発明の第１の実施例における製造工程の第
７のステップを示す構成説明図。
７のステップを示す構成説明図。
【図８】この発明の第１の実施例における製造工程の第
８のステップを示す構成説明図。
８のステップを示す構成説明図。
【図９】この発明の第１の実施例における製造工程の第
９のステップを示す構成説明図。
９のステップを示す構成説明図。
【図１０】この発明の第１の実施例における製造工程の
第１０のステップを示す構成説明図。
第１０のステップを示す構成説明図。
【図１１】この発明の第１の実施例における製造工程の
第１１のステップを示す構成説明図。
第１１のステップを示す構成説明図。
【図１２】この発明の第１の実施例における製造工程の
第１のステップを示す構成説明図。
第１のステップを示す構成説明図。
【図１３】この発明の第２の実施例における製造工程の
第２のステップを示す構成説明図。
第２のステップを示す構成説明図。
【図１４】この発明の第２の実施例における製造工程の
第３のステップを示す構成説明図。
第３のステップを示す構成説明図。
【図１５】この発明の第２の実施例における製造工程の
第４のステップを示す構成説明図。
第４のステップを示す構成説明図。
【図１６】この発明の第２の実施例における製造工程の
第５のステップを示す構成説明図。
第５のステップを示す構成説明図。
【図１７】この発明の第２の実施例における製造工程の
第６のステップを示す構成説明図。
第６のステップを示す構成説明図。
【図１８】従来例における製造工程の第１のステップを
示す構成説明図。
示す構成説明図。
【図１９】従来例における製造工程の第２のステップを
示す構成説明図。
示す構成説明図。
【図２０】従来例における製造工程の第３のステップを
示す構成説明図。
示す構成説明図。
【図２１】従来例における製造工程の第４のステップを
示す構成説明図。
示す構成説明図。
【図２２】従来例における製造工程の第５のステップを
示す構成説明図。
示す構成説明図。
【図２３】従来例における製造工程の第６のステップを
示す構成説明図。
示す構成説明図。
【図２４】従来例における製造工程の第７のステップを
示す構成説明図。
示す構成説明図。
【図２５】従来例における製造工程の第８のステップを
示す構成説明図。
示す構成説明図。
１ 第１のシリコン基板
２ フォトレジスト
３ 酸化シリコン膜
４ 室化シリコン膜
５ フォトレジスト
６ 酸化シリコン膜
７ フォトレジスト
８ ゲート絶縁膜
９ ゲート電極
１０ 高融点金属配線
１１ 層間絶縁膜
１２ 不純物拡散層
１３ 埋め込み絶縁層
１３ａ 埋め込み絶縁層の表面
１４ 有機膜
１５ 非晶質シリコン膜
１６ 反射防止膜
１７ 再結晶化シリコン膜
２０ シリコン柱の表面
２１ 下層素子
２２ 上層素子
２３ 積層素子
２４ 下層の素子
２５ 第１の上層素子
２６ 再結晶化シリコン柱の表面２７ 第
２の上層素子 Ａ レーザビーム Ｂ レーザビーム走査方向 Ｃ レーザビーム走査方向 Ｄ シリコン柱 Ｓ シリコン柱
２の上層素子 Ａ レーザビーム Ｂ レーザビーム走査方向 Ｃ レーザビーム走査方向 Ｄ シリコン柱 Ｓ シリコン柱
Claims (4)
- 【請求項１】 第１のシリコン基板の任意の位置に選
択エッチングを行ってシリコンの柱を形成した後それ以
外の領域に素子を形成し、全面に絶縁膜を積層し、素子
の表面凹凸を絶縁膜のエッチバック法によって埋め込ん
で上記シリコン柱の表面と埋め込み絶縁膜の表面とを同
一面に形成し、これに非晶質シリコン膜を積層してシリ
コン柱の表面と接触させ、この積層された非晶質シリコ
ン膜の表面にエネルギービームを照射しながら走査する
ことによる非晶質シリコン膜の連続的な溶融、再固化を
行い再結晶化シリコン膜を形成し、続いて上記再結晶化
シリコン膜を第２のシリコン基板としてこの上に素子を
作製し、２層構造の素子形成を行うことよりなる半導体
装置の製造方法。 - 【請求項２】 第１のシリコン基板の任意の位置に選
択エッチングを行ってシリコンの柱を形成した後それ以
外の領域に素子を形成し、全面に絶縁膜を積層し、素子
の表面凹凸を絶縁膜のエッチバック法によって埋め込ん
で上記シリコン柱の表面と埋め込み絶縁膜の表面とを同
一面に形成し、これに膜厚が数μｍ程度の厚い非晶質シ
リコン膜を積層してシリコン柱表面と接触させ、この積
層された非晶質シリコン膜の表面にエネルギービームを
照射しながら走査することによる非晶質シリコン膜の連
続的な溶融、再固化を行い再結晶化シリコン膜を形成し
、この再結晶化シリコン膜を選択エッチングによって、
上記シリコン柱直上は除去しない状態で再度シリコン柱
を形成し、その他の領域を極薄膜化するよう除去してこ
の極薄膜化された領域に素子を作製した後、全面に絶縁
膜を積層し、素子の表面凹凸を絶縁膜のエッチバック法
によって埋め込んで再度形成された上記シリコン柱の表
面と埋め込み絶縁膜の表面とを同一面に形成し、これに
非晶質シリコン膜を上記数μｍ程度の厚い非晶質シリコ
ン膜よりは薄く積層してシリコン柱表面と接触させ、さ
らにエネルギービームを照射しながらその非晶質シリコ
ン膜の連続的な溶融、再固化を行い薄い再結晶化シリコ
ン膜を形成し、続いて、その薄い再結晶化シリコン膜を
第２のシリコン基板としてこの上に素子を作製し、以降
この薄い再結晶化シリコン膜を用いて素子作製を繰り返
すことで３層以上の多層積層構造の素子を形成する半導
体装置の製造方法。 - 【請求項３】 エネルギービームがレーザビーム又は
電子線ビームである請求項１記載の半導体装置の製造方
法。 - 【請求項４】 エネルギービームがレーザビーム又は
電子線ビームである請求項２記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4026291A JPH04278521A (ja) | 1991-03-06 | 1991-03-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4026291A JPH04278521A (ja) | 1991-03-06 | 1991-03-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04278521A true JPH04278521A (ja) | 1992-10-05 |
Family
ID=12575750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4026291A Pending JPH04278521A (ja) | 1991-03-06 | 1991-03-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04278521A (ja) |
-
1991
- 1991-03-06 JP JP4026291A patent/JPH04278521A/ja active Pending
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