JPH04279035A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

【０００１】本発明は、電界効果トランジスタ、特には
電力増幅を行う化合物半導体を用いた電界効果トランジ
スタ（以下、ＦＥＴという）の製造方法に関するもので
ある。

【従来の技術】

【０００２】大電力の増幅に用いるＦＥＴは、ドレイン
・ソース電極間距離に比べてはるかに長い数ｍｍにおよ
ぶゲート電極幅が必要とされる。このため、ドレイン・
ソース電極間に平行に設けられた複数のゲート電極指を
接続したゲート電極構造である櫛型構造が用いられる。 櫛型構造では、多層配線を形成するため、空中二層配線
（エアーブリッジ）、基板を貫通する電極（ビアホ−ル
）などを形成する必要がある。

【０００３】また、電力増幅を行うＦＥＴでは、出力電
力と同程度の電力を熱として放出することが必要となる
。特にＧａＡｓなどの化合物半導体は熱伝導率が低い。 このため、２００〜５００μｍの半導体基板の表面に電
界効果トランジスタを構成する電極を形成し、その後、
半導体基板の裏面を機械的に研磨して３０〜１００μｍ
の厚さとすることで、熱抵抗の低減を計っている。

【０００４】このような従来技術によるＦＥＴの製造工
程を図２を用いて以下に説明する。

【０００５】半絶縁性のＧａＡｓ半導体単結晶からなる
基板１上にバッファ−層３、活性層４をエピタキシャル
成長させる。活性層４上に電界効果トランジスタを構成
する電極５を作製する。素子保護と接着剤を兼ねるワッ
クス６を活性層４上に塗布し支持体７に貼付る。（図２
（ａ））

【０００６】次に、基板１が６０μｍになるまで裏面を
機械的研磨する。その後、基板１が３０μｍになるまで
化学的研磨を行なう。基板１の裏面上にフォトリソグラ
フィーを行ない所定の開口を有するレジストパタ−ン９
’を形成する。レジストパタ−ン９’をマスクにして、
Ｃｌ２ガスによる反応性ドライエッチングを用いて、ビ
アホ−ル８を形成する。（図２（ｂ））

【０００７】レ
ジストパタ−ン９’を除去した後、基板１の裏面上にフ
ォトリソグラフィ−を行ない素子分離のためのレジスト
パタ−ン９を形成する。蒸着により金属層（Ｔｉ／Ａｕ
）１０を全面に形成することにより、貫通電極をバイヤ
ホール内に形成する。（図２（ｃ））リフトオフ法によ
りレジストパタ−ン９に対応する金属層（Ｔｉ／Ａｕ）
１０を除去する。金属層（Ｔｉ／Ａｕ）１０をマスクと
してウエットエッチングを行ない、素子間を分離する。 最後に、支持体７から電界効果トランジスタを剥離する
。

【発明が解決しようとする課題】

【０００８】従来のＦＥＴの製造方法において、砥粒等
を用いる加工では、砥粒自身の大きさにより表面の平坦
性が決定されること、加工変質層が形成されること等の
問題が生じる。またエッチングによる加工では、エッチ
ングの均一性及びエッチング開始時の基板表面の凹凸が
エッチング終了時にそのまま残ること等が問題となる。 これらの理由により、２００〜５００μｍの半導体基板
を１〜１０μｍまで減少させること及び再現性よく目的
とする基板の厚さを達成することは困難であり、直径５
０ｍｍ以上の半導体基板を３０μｍ以下の厚さとするこ
とはできなかった。

【０００９】すなわち、砥粒自身の大きさにより表面の
平坦度が決定され、この平坦度以上に半導体基板を薄く
することはできない。また、半導体基板裏面には加工変
質層が形成されるため、電界効果トランジスタの特性に
影響を与えないためには、ある程度の厚みを残すことが
必要となる。

【００１０】このような半導体基板に貫通孔を作成する
場合、研磨技術上の問題により、 （１）研磨後の基板１が３０μｍ程度の厚みがあるため
、１〜１０μｍの貫通電極（貫通孔）を形成することが
困難である。 （２）裏面研磨工程による半導体基板の厚さばらつきが
、電界効果トランジスタの熱抵抗のばらつきとなる。 などの問題が生じる。

【００１１】本発明は上記の欠点を解決したもので、本
発明の目的は、裏面研磨工程により半導体基板を１〜１
０μｍまで薄くすることにより、１〜１０μｍの口径の
貫通電極を有するＦＥＴの製造方法を提供することにあ
る。また基板間、基板面内の基板厚さの制御性を向上さ
せることにより、各ＦＥＴの熱抵抗のばらつきを低減す
ることができる。

【課題を解決するための手段】

【００１２】本発明による電界効果トランジスタの製造
方法は、基板の一方の主面上にエッチング阻止層および
半導体層を形成する第１の工程、該半導体層上にゲート
電極、ソース電極およびドレイン電極を形成する第２の
工程、前記基板と前記エッチング阻止層との選択比が充
分得られるエッチング手段により前記基板をエッチング
し、前記エッチング阻止層を露出させる第３の工程、前
記半導体層を貫通する貫通孔を形成する第４の工程、お
よび、該貫通孔を介して前記基板の両主面間を金属層で
接続する第５の工程を順次行なうことを特徴とするもの
である。

【作用】

【００１３】エッチング阻止層上に電界効果トランジス
タの動作部分を作成した後、半導体基板を選択的にエッ
チング除去するものであるので、熱抵抗を決定する電界
効果トランジスタの半導体部分の厚さを均一に薄くする
ことができる。同時に、この薄い半導体部分に貫通孔を
設けるので、より細い口径の孔を設けることができる。

【００１４】

【実施例】本発明の一実施例であるＦＥＴの製造工程を
図１（ａ）〜（ｃ）を用いて以下に説明する。

【００１５】図１（ａ）に示すように、半絶縁性のＧａ
Ａｓ半導体単結晶からなる基板１（厚さ：４００μｍ、
直径：５０ｍｍ）の表面上にＡｌ０．２９Ｇａ０．７１
Ａｓ半導体層からなるエッチング阻止層２（厚さ：１μ
ｍ）、高抵抗のＧａＡｓ半導体からなるバッファ−層３
（厚さ：１０μｍ）およびＮ型不純物であるシリコンを
含むＧａＡｓ半導体からなる活性層４（厚さ：０．１５
μｍ）をＭＢＥ（分子線エピタキシャル）装置を用いて
順次エピタキシャル成長させる。Ａｌ０．２９Ｇａ０．
７１Ａｓ半導体層からなるエッチング阻止層２は、Ｇａ
Ａｓ半導体と格子整合がとれる組成である。必要に応じ
て、活性層４上に高抵抗または／および低抵抗のＧａＡ
ｓ半導体層を同時に成長させる。

【００１６】活性層４上にＦＥＴを構成する電極５を形
成する。この電極５は、活性層４とオーミック接合を形
成するソース電極・ドレイン電極およびショットキー接
合を形成するゲート電極から構成される。通常、同一の
基板１上に数十〜数千個のＦＥＴを構成する電極５を形
成する。

【００１７】次に、図１（ｂ）に示すように、活性層４
および電極５を設けた基板１の表面側を素子保護を兼ね
たワックス６により平坦で充分な剛性を有する支持体７
に固定する。ここでは、支持体７として基板１の表面よ
りも広い面積を平坦に研磨した硝子板を用いる。粒径２
０μｍの砥粒を使用し、基板１の裏面を機械的に研磨し
、基板１の厚さを６０μｍにする。次に、基板１の厚さ
が３０μｍになるまで化学的に研磨する。その研磨剤（
エッチング液）としては、Ｈ２ＳＯ４：Ｈ２Ｏ２：Ｈ２
Ｏ＝１０：１：１の混合液を用いる。これにより、基板
１の裏面の凹凸は２０μｍ以内となる。

【００１８】引き続き、ＧａＡｓからなる基板１のみを
エッチングし、Ａｌ０．２９Ｇａ０．７１Ａｓからなる
エッチング阻止層２はエッチングしない条件で選択性エ
ッチングを行う。この選択性エッチングは、ＳＦ６：Ｓ
ｉＣｌ４＝１：５０の混合ガスを用い、反応圧力：５０
ｍＴｏｒｒ、ＲＦパワー：１００Ｗ、基板温度：４０℃
で３００分間の反応性イオンエッチングにより行なう。 選択比（ＧａＡｓ／ＡｌＧａＡｓのエッチング速度比）
は１００程度が得られるので、基板１が完全に除去され
てエッチング阻止層２が露出した時、前工程により生じ
た基板１の裏面の凹凸は、エッチング阻止層２の表面に
おいては、０．２μｍ以内の凹凸に縮小され、充分に平
滑となる。エッチング阻止層２を、ＫＩ：Ｉ２：Ｈ２Ｏ
＝１１３：６５：１００のエッチング液により除去する
。このエッチング液は、ＡｌＧａＡｓを選択的に除去し
、ＧａＡｓからなるバッファ−層３をエッチングしない
。

【００１９】図１（ｃ）に示すように、バッファ−層３
上にフォトリソグラフィ−を行ないソース電極となる電
極４に対応した位置に開口を有するレジストパタ−ン（
図示せず）を形成する。これをマスクにして、Ｃｌ２ガ
スによる反応性ドライエッチングを用いて、ビアホ−ル
８を形成する。なお、予め電極５に接続される配線層を
活性層４上に形成し、その配線層に接続する位置にビア
ホ−ル８を形成することもできる。

【００２０】再び、フォトリソグラフィ−を行ないレジ
ストパタ−ン９を形成する。このレジストパタ−ン９は
、基板１に形成された複数のＦＥＴを分離する領域に対
応して設けられる。その後、蒸着により金属層（Ｔｉ／
Ａｕ）１０を全面に形成する。リフトオフ法によりレジ
ストパタ−ン９を除去することで、不要な部分の金属層
（Ｔｉ／Ａｕ）１０を除去する。ＮＨ４ＯＨ：Ｈ２Ｏ２
：Ｈ２Ｏ＝２：１：１００の溶液を使用し、金属層（Ｔ
ｉ／Ａｕ）１０をマスクとしてバッファー層３および活
性層４を１５分間エッチングする。これにより、同一の
基板１上に形成された複数のＦＥＴを分離することがで
きる。最後に支持体７からＦＥＴを剥離する。

【００２１】以上の工程により作成されたＦＥＴの厚さ
（バッファー層３と活性層４の厚さ）は１０．８〜１１
．０μｍとなり、厚さのバラツキは０．２μｍ以下とな
る。熱抵抗を決定するこの厚さは、エピタキシャル成長
時にバッファ−層３および活性層４の厚さ設定すること
により任意に決定できる。したがって、容易に熱抵抗の
低減を図ることができる。また選択性エッチングの工程
で表面の凹凸が縮小され、裏面研磨工程の均一性が向上
するため、熱抵抗の均一性を向上することができる。

【００２２】また、ＦＥＴの厚さを薄くすることができ
るため、貫通孔の口径もその厚さと同じ程度にすること
ができる。このため、ソース電極などの電極を微細化す
ることができ、ＦＥＴを小型化でき、より高周波のマイ
クロ波での使用も可能となる。

【００２３】以上の実施例では、エッチング阻止層とし
てＡｌＧａＡｓ　を用いた場合について説明したが、Ｇ
ａＡｓ、ＡｌＧａＡｓ、ＡｌＡｓ、Ｇｅ、ＺｎＳｅ等、
活性層の成長が可能な構造及び組成の組み合わせにも適
応することができる。

【００２４】

【発明の効果】以上説明したように、本発明による電界
効果トランジスタの製造方法は、基板の一方の主面上に
エッチング阻止層および半導体層を形成する第１の工程
、該半導体層上にゲート電極、ソース電極およびドレイ
ン電極を形成する第２の工程、前記基板と前記エッチン
グ阻止層との選択比が充分得られるエッチング手段によ
り前記基板をエッチングし、前記エッチング阻止層を露
出させる第３の工程、前記半導体層を貫通する貫通孔を
形成する第４の工程、および、該貫通孔を介して前記基
板の両主面間を金属層で接続する第５の工程を順次行な
うことを特徴とするものである。

【００２５】したがって、簡単な工程でかつ容易に１〜
１０μｍの貫通電極を有する電界効果トランジスタを製
造することができる。また、電界効果トランジスタ表面
から裏面金属膜までの距離が均一であるため、熱抵抗の
均一性は向上し、信頼性が向上する。

【図面の簡単な説明】

【図１】本発明のよる電界効果トランジスタの製造工程
を説明するための概念図である。

【図２】従来技術による電界効果トランジスタの製造工
程を説明するための概念図である。

【符号の説明】

１…基板、　　　　　　　　　　　　　　　　　　　　
　　　　　　　　２…エッチング阻止層、３…バッファ
−層、　　　　　　　　　　　　　　　　　　　　４…
活性層、５…電極、　　　　　　　　　　　　　　　　
　　　　　　　　６…ワックス、７…支持体　　　　　
　　　　　　　　　　　　　　　　　　　　　　　８…
ビアホ−ル（貫通孔）、９…レジストパタ−ン、　　　
　　　　　　　　　　　　　１０…金属層（Ｔｉ／Ａｕ
）。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　基板の一方の主面上にエッチング阻止
   層および半導体層を形成する第１の工程、該半導体層上
   にゲート電極、ソース電極およびドレイン電極を形成す
   る第２の工程、前記基板と前記エッチング阻止層との選
   択比が充分得られるエッチング手段により前記基板をエ
   ッチングし、前記エッチング阻止層を露出させる第３の
   工程、前記半導体層を貫通する貫通孔を形成する第４の
   工程、および、該貫通孔を介して前記基板の両主面間を
   金属層で接続する第５の工程を順次行なうことを特徴と
   する電界効果トランジスタの製造方法。