JPH05243277A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05243277A JPH05243277A JP4180892A JP4180892A JPH05243277A JP H05243277 A JPH05243277 A JP H05243277A JP 4180892 A JP4180892 A JP 4180892A JP 4180892 A JP4180892 A JP 4180892A JP H05243277 A JPH05243277 A JP H05243277A
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- Japan
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- semiconductor
- semiconductor substrate
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- substrate
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Abstract
(57)【要約】
【目的】 半導体基板を歩留り良く、かつ精度良く超薄
層化した超高周波用ＦＥＴの製造方法を提供する。 【構成】 半導体基板の一方の主面に第一の半導体層と
第二の半導体層を積層し形成する工程と、前記半導体基
板を他方の主面から前記第一の半導体層までドライエッ
チングを施し除去する工程と、前記第一の半導体層上に
金属層を形成する工程を含む半導体装置の製造方法。
層化した超高周波用ＦＥＴの製造方法を提供する。 【構成】 半導体基板の一方の主面に第一の半導体層と
第二の半導体層を積層し形成する工程と、前記半導体基
板を他方の主面から前記第一の半導体層までドライエッ
チングを施し除去する工程と、前記第一の半導体層上に
金属層を形成する工程を含む半導体装置の製造方法。
Description
【０００１】
【産業上の利用分野】本発明は、超高周波用電界効果ト
ランジスタの製造方法に係り、特に、チップ裏面にＰＨ
Ｓ（Ｐｌａｔｅｄ Ｈｅａｔ Ｓｉｎｋ）構造を有する
電界効果トランジスタの製造方法に関する。
ランジスタの製造方法に係り、特に、チップ裏面にＰＨ
Ｓ（Ｐｌａｔｅｄ Ｈｅａｔ Ｓｉｎｋ）構造を有する
電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】高周波電力用電界効果トランジスタ（以
下、ＦＥＴと略称）では、チャネルの温度上昇を抑え素
子の信頼性を高めるために熱抵抗の低減を図る必要があ
る。そのため、ＦＥＴチップを薄くして、チップ裏面に
金めっき層から成るＰＨＳを形成している。
下、ＦＥＴと略称）では、チャネルの温度上昇を抑え素
子の信頼性を高めるために熱抵抗の低減を図る必要があ
る。そのため、ＦＥＴチップを薄くして、チップ裏面に
金めっき層から成るＰＨＳを形成している。
【０００３】以下に、ＰＨＳ構造を有するＦＥＴチップ
の従来方法による製造工程につき、図２（ａ）〜（ｃ）
に示す工程順の断面図を用いて説明する。
の従来方法による製造工程につき、図２（ａ）〜（ｃ）
に示す工程順の断面図を用いて説明する。
【０００４】半導体基板１上にバッファ層としての半導
体層２とチャネルの半導体層３をエピタキシャル成長さ
せた後、前記半導体層３表面にＦＥＴパターン４を形成
する（図２（ａ））。
体層２とチャネルの半導体層３をエピタキシャル成長さ
せた後、前記半導体層３表面にＦＥＴパターン４を形成
する（図２（ａ））。
【０００５】次に、前記半導体基板１裏面にラッピング
及び化学研磨を施して、例えば基板厚を３０μｍまで薄
くする。図中の１１は板厚を小にした半導体基板を示す
（図２（ｂ））。
及び化学研磨を施して、例えば基板厚を３０μｍまで薄
くする。図中の１１は板厚を小にした半導体基板を示す
（図２（ｂ））。
【０００６】次に、前記半導体基板１１の裏面にＰＨＳ
となる金めっき層１６を形成してＰＨＳ構造を有するＦ
ＥＴが実現する（図２（ｃ））。
となる金めっき層１６を形成してＰＨＳ構造を有するＦ
ＥＴが実現する（図２（ｃ））。
【０００７】
【発明が解決しようとする課題】従来の製造工程では、
図２（ｂ）に示す段階においてラッピング及び化学研磨
を用いるため、半導体基板厚のばらつきは１０μｍ以下
に抑えることが困難である。このため、実際には歩留り
を考慮すると基板厚は３０μｍ程度が限界であり、しか
もラッピング及び化学研磨装置の精密な制御が必要であ
る。
図２（ｂ）に示す段階においてラッピング及び化学研磨
を用いるため、半導体基板厚のばらつきは１０μｍ以下
に抑えることが困難である。このため、実際には歩留り
を考慮すると基板厚は３０μｍ程度が限界であり、しか
もラッピング及び化学研磨装置の精密な制御が必要であ
る。
【０００８】本発明は上記欠点を除去するためになされ
たもので、半導体基板を歩留り良く、かつ精度良く超薄
層化した超高周波用ＦＥＴの製造方法を提供することを
目的とする。
たもので、半導体基板を歩留り良く、かつ精度良く超薄
層化した超高周波用ＦＥＴの製造方法を提供することを
目的とする。
【０００９】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体基板の一方の主面に第一の半導体
層と第二の半導体層を積層し形成する工程と、前記半導
体基板を他方の主面から前記第一の半導体層までドライ
エッチングを施し除去する工程と、前記第一の半導体層
上に金属層を形成する工程を含むものである。
の製造方法は、半導体基板の一方の主面に第一の半導体
層と第二の半導体層を積層し形成する工程と、前記半導
体基板を他方の主面から前記第一の半導体層までドライ
エッチングを施し除去する工程と、前記第一の半導体層
上に金属層を形成する工程を含むものである。
【００１０】
【作用】本発明は、熱抵抗低減のため半導体基板を薄層
化する際、従来方法のラッピング及び化学研磨に加え、
フロン系ガスを添加したドライエッチングを用いること
により、ＰＨＳ構造を有するＦＥＴを高性能化するため
の半導体基板超薄層化が達成できるとともに、基板厚の
精度が従来に比べ格段に向上する。
化する際、従来方法のラッピング及び化学研磨に加え、
フロン系ガスを添加したドライエッチングを用いること
により、ＰＨＳ構造を有するＦＥＴを高性能化するため
の半導体基板超薄層化が達成できるとともに、基板厚の
精度が従来に比べ格段に向上する。
【００１１】
（実施例１）以下、本発明の一実施例について図面を参
照して説明する。図１（ａ）〜（ｄ）は、半導体基板に
砒化ガリウム（以下、ＧａＡｓ）を用いたマイクロ波電
力用ＦＥＴの製造方法を工程順に示す断面図である。
照して説明する。図１（ａ）〜（ｄ）は、半導体基板に
砒化ガリウム（以下、ＧａＡｓ）を用いたマイクロ波電
力用ＦＥＴの製造方法を工程順に示す断面図である。
【００１２】図１（ａ）に示すように、ＧａＡｓ半絶縁
性基板１表面に例えば第１の半導体層としてバッファ層
となる層厚３μｍのＡｌＧａＡｓ層２を、続いて第２の
半導体層として、ＦＥＴのチャネルとなる層厚０．３μ
ｍのｎ型ＧａＡｓ層３をそれぞれエピタキシャル成長さ
せた後、ＦＥＴパターン４を形成する。
性基板１表面に例えば第１の半導体層としてバッファ層
となる層厚３μｍのＡｌＧａＡｓ層２を、続いて第２の
半導体層として、ＦＥＴのチャネルとなる層厚０．３μ
ｍのｎ型ＧａＡｓ層３をそれぞれエピタキシャル成長さ
せた後、ＦＥＴパターン４を形成する。
【００１３】次に前記ＧａＡｓ基板１裏面にラッピング
及び化学研磨を施して基板厚を５０μｍ程度まで薄くし
ＧａＡｓ基板１１とした後、リアクティブイオンエッチ
ング（以下、ＲＩＥ）５を施す（図１（ｂ））。
及び化学研磨を施して基板厚を５０μｍ程度まで薄くし
ＧａＡｓ基板１１とした後、リアクティブイオンエッチ
ング（以下、ＲＩＥ）５を施す（図１（ｂ））。
【００１４】前記ＲＩＥの反応性ガスとして塩素（Ｃｌ
2）と三塩化ホウ素（ＢＣｌ3）を用い、これにフロン２
２（ＣＨＣｌＦ2)を添加する。この方法では、ＧａＡｓ
層はエッチングされるが、ＡｌＧａＡｓ層はエッチング
されないことが分かっている。よって、ＲＩＥ５により
前記ＧａＡｓ基板１はドライエッチングされるが、Ａｌ
ＧａＡｓ層までエッチングが到達した時、エッチングが
自動的に停止する（図１（ｃ））。それゆえ、ＲＩＥ５
の前に実施するラッピング及び化学研磨によりできた１
０μｍ程度の基板厚のばらつきは、ＡｌＧａＡｓ層２で
エッチングが止まるため、完全に吸収される。
2）と三塩化ホウ素（ＢＣｌ3）を用い、これにフロン２
２（ＣＨＣｌＦ2)を添加する。この方法では、ＧａＡｓ
層はエッチングされるが、ＡｌＧａＡｓ層はエッチング
されないことが分かっている。よって、ＲＩＥ５により
前記ＧａＡｓ基板１はドライエッチングされるが、Ａｌ
ＧａＡｓ層までエッチングが到達した時、エッチングが
自動的に停止する（図１（ｃ））。それゆえ、ＲＩＥ５
の前に実施するラッピング及び化学研磨によりできた１
０μｍ程度の基板厚のばらつきは、ＡｌＧａＡｓ層２で
エッチングが止まるため、完全に吸収される。
【００１５】次に、前記ＡｌＧａＡｓ層２裏面にＰＨＳ
となる金めっき層６を形成する（図１（ｄ））。
となる金めっき層６を形成する（図１（ｄ））。
【００１６】叙上の如くしてチャネル層３とバッファ層
２のみをもった基板厚３．３μｍの超薄層ＰＨＳ構造Ｆ
ＥＴが実現する。
２のみをもった基板厚３．３μｍの超薄層ＰＨＳ構造Ｆ
ＥＴが実現する。
【００１７】本発明は、熱抵抗低減のため半導体基板を
薄層化する際、従来方法のラッピング及び化学研磨に加
え、フロン系ガスを添加したドライエッチングを用いる
ことにより、ＰＨＳ構造を有するＦＥＴを高性能化する
ための半導体基板超薄層化が達成でき、さらに、基板厚
の精度が従来に比べ格段に向上する。
薄層化する際、従来方法のラッピング及び化学研磨に加
え、フロン系ガスを添加したドライエッチングを用いる
ことにより、ＰＨＳ構造を有するＦＥＴを高性能化する
ための半導体基板超薄層化が達成でき、さらに、基板厚
の精度が従来に比べ格段に向上する。
【００１８】
【発明の効果】以上、述べたように本発明によれば、バ
ッファ層をドライエッチングのストッパー層として用い
ることで、チャネル層とバッファ層のみで形成される超
薄層のＰＨＳ構造ＦＥＴを実現できる。
ッファ層をドライエッチングのストッパー層として用い
ることで、チャネル層とバッファ層のみで形成される超
薄層のＰＨＳ構造ＦＥＴを実現できる。
【００１９】このため、信頼性の高い、高性能マイクロ
波電力用ＦＥＴを歩留り良く製造することができる。
波電力用ＦＥＴを歩留り良く製造することができる。
【図１】（ａ）〜（ｄ）は、本発明にかかるＦＥＴの製
造方法を工程順に示すいずれも断面図。
造方法を工程順に示すいずれも断面図。
【図２】（ａ）〜（ｃ）は従来のＦＥＴの製造方法を工
程順に示すいずれも断面図。
程順に示すいずれも断面図。
１ 半導体基板（ＧａＡｓ基板） ２ バッフア層（ＡｌＧａＡｓ層） ３ チャネル層（ｎ型ＧａＡｓ層） ４ ＦＥＴパターン ５ ＲＩＥ ６、１６ 金めっき層（ＰＨＳ） １１ （薄層化された）半導体基板
Claims (1)
- 【請求項１】 半導体基板の一方の主面に第一の半導体
層と第二の半導体層を積層し形成する工程と、前記半導
体基板を他方の主面から前記第一の半導体層までドライ
エッチングを施し除去する工程と、前記第一の半導体層
上に金属層を形成する工程を含む半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4180892A JPH05243277A (ja) | 1992-02-28 | 1992-02-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4180892A JPH05243277A (ja) | 1992-02-28 | 1992-02-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243277A true JPH05243277A (ja) | 1993-09-21 |
Family
ID=12618625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4180892A Pending JPH05243277A (ja) | 1992-02-28 | 1992-02-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243277A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016013658A1 (ja) * | 2014-07-25 | 2016-01-28 | 株式会社タムラ製作所 | 半導体素子及びその製造方法、半導体基板、並びに結晶積層構造体 |
| JP2016197737A (ja) * | 2016-06-29 | 2016-11-24 | 株式会社タムラ製作所 | 半導体素子及びその製造方法、並びに結晶積層構造体 |
| JP2019012836A (ja) * | 2018-09-05 | 2019-01-24 | 株式会社タムラ製作所 | 半導体素子 |
-
1992
- 1992-02-28 JP JP4180892A patent/JPH05243277A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016013658A1 (ja) * | 2014-07-25 | 2016-01-28 | 株式会社タムラ製作所 | 半導体素子及びその製造方法、半導体基板、並びに結晶積層構造体 |
| JP2016031953A (ja) * | 2014-07-25 | 2016-03-07 | 株式会社タムラ製作所 | 半導体素子及びその製造方法、半導体基板、並びに結晶積層構造体 |
| CN106575608A (zh) * | 2014-07-25 | 2017-04-19 | 株式会社田村制作所 | 半导体元件及其制造方法、半导体基板以及晶体层叠结构体 |
| US10230007B2 (en) | 2014-07-25 | 2019-03-12 | Tamura Corporation | Semiconductor element, method for manufacturing same, semiconductor substrate, and crystal laminate structure |
| JP2016197737A (ja) * | 2016-06-29 | 2016-11-24 | 株式会社タムラ製作所 | 半導体素子及びその製造方法、並びに結晶積層構造体 |
| JP2019012836A (ja) * | 2018-09-05 | 2019-01-24 | 株式会社タムラ製作所 | 半導体素子 |
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