JPH0428253A

JPH0428253A - 半導体装置

Info

Publication number: JPH0428253A
Application number: JP2133216A
Authority: JP
Inventors: Hisanori Yamashita; 尚徳山下
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-05-23
Filing date: 1990-05-23
Publication date: 1992-01-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はパッケージした半導体装置の外部導出電極を改
善した半導体装置に関する。

〔従来の技術〕

従来の半導体装置は、ＰＧＡ（ビングリッドアレイ）に
代表されるように、パッケージの下面に複数本のピンを
突出させ、これらのビンを実装用プリント基板に設けた
穴に挿通させ、半田等により接続することで実装を行な
っている。第３図はその一例を示しており、パッケージ
ベース１１内に半導体素子１２を搭載し、内部リード１
３にワイヤ１４で電気接続する。このパッケージベース
１１の上部はキャップ１５で封止され、下面には格子状
に配列した複数本の外部導出ピン１９を突出させ、前記
内部リード１３に電気接続を行っている。

しかしながら、この構成の半導体装置は、外部導出ピン
１９を実装用プリント基板に挿通させるため、近年の主
流である両面型表面実装には適さない。

このため、従来では第４図に示す半導体装置が提案され
ている。この半導体装置は、第４図（ａ）および（ｂ）
にそれぞれ断面図、下面図を示すように、パッケージベ
ース１１の下面には平坦な外部導出電極１８を格子状に
配設し、この外部導出電極１８を内部リード１３に電気
接続したものである。この場合、外部導出電極１８と内
部リード１３とはパッケージベース１１に設けたスルー
ホール１７を通して接続されており、外部導出電極１８
は該スルーホール１７のスルーホールランドとして構成
されている。

この半導体装置では、実装用プリント基板の表面に形成
された導体パターンに半田等によって外部導出電極１７
を接続すればよいため、近年の主流である両面型表面実
装に対応することが可能となる。

〔発明が解決しようとする課題〕

この第４図に示した半導体装置は、両面型表面実装に対
応することは可能であるが、外部導出電極１８がスルー
ホールランドとして構成されているため、その配列ピッ
チ寸法がスルーホール１７とスルーホールランド１８の
径寸法で決定されることになり、その微細化が困難とな
る。例えば、現在の技術では配列ピッチ寸法を約０．８
ｍｍ以下にすることは困難である。

このため、半導体装置の多ピン化に伴って外部導出電極
１８の配設スペースを大きくすることが必要となり、こ
の結果パッケージの寸法が多くなってしまうという問題
がある。

本発明の目的は外部導出電極の微細化を図り、パッケー
ジを大きくすることなく多ピン化を実現する半導体装置
を提供することにある。

〔課題を解決するための手段〕

本発明の半導体装置は、内部に半導体素子を搭載したパ
ッケージベースの下面に突部または凹部を形成し、半導
体素子に電気接続されるスルーホールの一部をこの突部
または凹部の側面に沿って形成し、かつスルーポールに
つながる外部導出電極としてのスルーホールランドを半
円状に形成している。

〔作用〕

本発明によれば、スルーホールを突部または凹部の側面
に沿って形成し、かつスルーホールランドを半円状に形
成することで、外部導出電極としてのスルーホールラン
ドの配列ピッチヲ略１／２に縮小でき、パッケージを大
型化することなく多ピン化が実現できる。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は本発明の第１実施例を示しており、同図（ａ）
は縦断面図、同図（ｂ）はその下面図である。これらの
図において、１はパッケージベースであり、その上面凹
部には半導体素子２を搭載し、かつこの半導体素子２の
周囲には内部リード３を配列している。そして、前記半
導体素子２の電極と内部リード３とをワイヤ４により電
気接続し、かつパッケージベース１の上部に固着したキ
ャップ５で内部を封止している。

また、前記パッケージベース１の下面には、方形をした
複数個の突部６を格子状に配列し、前記パッケージベー
ス１に一体化している。これら突部６の対応する側面に
は、それぞれ前記内部り−ド３につながるスルーホール
７の一部を半円筒状に形成し、かつ突部６の下面には外
部導出電極として、これらスルーホール７につながる半
円状をしたスルーホールランド８を形成している。

なお、この構成を実際に製造する場合には、下面が平坦
なパッケージベースｌにスルーホール７及びスルーホー
ルランド８を形成した後、前記突部６以外の部分を研削
し、突部６．スルーホール７およびスルーホールランド
８を残すようにしてもよい。突部６の高さは１〜２ｍｍ
あればよい。

この構成の半導体装置では、突部６の下面を実装用プリ
ント基板の導体パターンに接触させ、スルーホールラン
ド８を利用して半田付けすることにより表面実装を行う
ことができる。このとき、半田はスルーホールランド８
から半円筒状のスルーホール７にまで這い上がらせるこ
とで、十分な強度の接続を行うことができる。もちろん
、近年主流の両面型表面実装も可能である。

そして、この半導体装置では、スルーホール７およびス
ルーホールランド８を突部６の側面および下面に形成し
、かつ外部導出電極としてのスルーホールランド８は半
円状に形成されているため、その配列ピッチをスルーホ
ールランド８の径寸法の略１／２に縮小できる。これに
より、外部導出電極が占有するスペースを低減でき、半
導体装置の多ピン化を図った場合でもパッケージの大型
化を防止することができる。

第２図は本発明の第２実施例を示しており、同図（ａ）
は断面図、同図（ｂ）は下面図である。

なお、第１実施例と同一部分には同一符号を付しである
。

この実施例では、パッケージベース１の下面に円形の凹
部６Ａを形成し、この凹部６Ａの対向する側面にスルー
ホール７Ａの一部を半円筒状に形成し、かつパッケージ
ベース１の下面には前記スルーホール７Ａにつながる半
円状をしたスルーホールランド８Ａをそれぞれ形成して
いる。なお、凹部６Ａの深さは１〜２＋ｎｍ程度である
。

この実施例においても、スルーホールランド８Ａを実装
用プリント基板に半田等で接続し、かつ半田をスルーホ
ール７Ａを通して這い上がらせることで十分な強度の接
続を行うことができる。また、スルーホール７Ａおよび
スルーホールランド８Ａをそれぞれ凹部６Ａの側面およ
びその端面としてのパッケージベース１の下面に半円筒
状および半円状に形成しているため、その配列ピッチを
スルーホールランド８Ａの径寸法のほぼ１／２に縮小で
きる。これにより、パッケージを大型化することな（多
ピン化に対応できることは第１実施例と同じである。

〔発明の効果〕

以上説明したように本発明は、スルーホールをパッケー
ジベースの下面に設けた突部または凹部の側面に沿って
形成し、かつスルーホールランドを半円状に形成するこ
とで、外部導出電極としてのスルーホールランドの配列
ピッチを略１／２に縮小でき、両面型表面実装を可能に
するとともに、パッケージを大型化することなく多ビン
化を実現することができる効果がある。

【図面の簡単な説明】

第１図は本発明の第１実施例を示し、同図（ａ）は断面
図、同図（ｂ）は下面図、第２図は本発明の第２実施例
を示し、同図（ａ）は断面図、同図（ｂ）は下面図、第
３図は従来の半導体装置の一例の断面図、第４図は従来
の半導体装置の他の例を示し、同図（ａ）は断面図、同
図（ｂ）は下面図である。１・・・パッケージベース、２・・・半導体素子、３・
・・内部リード、４・・・ワイヤ、訃・・キャップ、６
・・・突部、６Ａ・・・凹部、７．７Ａ・・・スルーホ
ール、８．８Ａ・・・スルーホールランド、１１・・・
パッケージベース、１２・・・半導体素子、１３・・・
内部リード、１４・・・ワイヤ、１５・・・キャップ、
１７・・・スルーホール、１８・・・スルーホールラン
ド、１９・・・外部導出ビン。第図（ａ）（ｂ）第２図（ａ　）（ｂ）第３図第４図（ａ）（ｂ）

Claims

【特許請求の範囲】

１、パッケージベースの内部に半導体素子を搭載し、こ
の半導体素子に電気接続されるスルーホールを前記パッ
ケージベースの下面にまで延長し、かつ前記スルーホー
ルの下端に外部導出電極としてのスルーホールランドを
形成した半導体装置において、前記パッケージベースの
下面に突部または凹部を形成し、前記スルーホールの一
部をこの突部または凹部の側面に沿って形成し、かつ前
記スルーホールランドを半円状に形成したことを特徴と
する半導体装置。