JPH04282778A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPH04282778A JPH04282778A JP4636391A JP4636391A JPH04282778A JP H04282778 A JPH04282778 A JP H04282778A JP 4636391 A JP4636391 A JP 4636391A JP 4636391 A JP4636391 A JP 4636391A JP H04282778 A JPH04282778 A JP H04282778A
- Authority
- JP
- Japan
- Prior art keywords
- data
- ram
- circuit
- color
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Record Information Processing For Printing (AREA)
- Image Input (AREA)
- Image Processing (AREA)
- Storing Facsimile Image Data (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、各色毎に出力情報のメ
モリを備えて、多色の画像出力を行う画像処理装置に関
するものである。
モリを備えて、多色の画像出力を行う画像処理装置に関
するものである。
【０００２】
【従来の技術】従来、ホストコンピユータ等から送られ
てくるカラーコードを含む文字情報を内部メモリにビツ
トイメージとして展開し、然る後、このビツトイメージ
を読み出して出力する多色画像処理装置、例えば、カラ
ープリンタにおいては、３色又は４色の各色に対応した
メモリを有しており、各色の組合わせによつて多色の表
示を可能にしている。
てくるカラーコードを含む文字情報を内部メモリにビツ
トイメージとして展開し、然る後、このビツトイメージ
を読み出して出力する多色画像処理装置、例えば、カラ
ープリンタにおいては、３色又は４色の各色に対応した
メモリを有しており、各色の組合わせによつて多色の表
示を可能にしている。
【０００３】
【発明が解決しようとしている課題】従つて、上述のよ
うな従来例において、装置内のＣＰＵ（中央処理装置）
は表示又は記録すべき各色のドツトに対して、処理を繰
り返し実行するので、処理速度が低下するという欠点を
有していた。本発明は、上述した従来例の欠点に鑑みて
なされたものであり、その目的とするところは、処理速
度の大幅な向上を得ることができる画像処理装置を提供
する点にある。
うな従来例において、装置内のＣＰＵ（中央処理装置）
は表示又は記録すべき各色のドツトに対して、処理を繰
り返し実行するので、処理速度が低下するという欠点を
有していた。本発明は、上述した従来例の欠点に鑑みて
なされたものであり、その目的とするところは、処理速
度の大幅な向上を得ることができる画像処理装置を提供
する点にある。
【０００４】
【課題を解決するための手段】上述した課題を解決し、
目的を達成するため、本発明に係る画像処理装置は、複
数色のデータを記憶する記憶手段と、前記記憶手段に対
する書き込み及び読み出しのデータアクセスを色毎に同
時に行う同時アクセス手段と、前記同時アクセス手段で
同時に読み出し同時に書き込むときに、色毎のデータを
色毎に更新する更新手段とを備えることを特徴とする。
目的を達成するため、本発明に係る画像処理装置は、複
数色のデータを記憶する記憶手段と、前記記憶手段に対
する書き込み及び読み出しのデータアクセスを色毎に同
時に行う同時アクセス手段と、前記同時アクセス手段で
同時に読み出し同時に書き込むときに、色毎のデータを
色毎に更新する更新手段とを備えることを特徴とする。
【０００５】
【作用】かかる構成によれば、記憶手段は複数色のデー
タを記憶し、同時アクセス手段は記憶手段に対する書き
込み及び読み出しのデータアクセスを色毎に同時に行い
、更新手段は、同時アクセス手段で同時に読み出し同時
に書き込むときに、色毎のデータを色毎に更新する。
タを記憶し、同時アクセス手段は記憶手段に対する書き
込み及び読み出しのデータアクセスを色毎に同時に行い
、更新手段は、同時アクセス手段で同時に読み出し同時
に書き込むときに、色毎のデータを色毎に更新する。
【０００６】
【実施例】以下に、添付図面を参照して本発明の好適な
実施例を詳細に説明する。図２は本発明に係る画像処理
装置の一実施例の概略構成を示すブロツク図である。図
２において、１００はＣＰＵ（中央演算処理装置）で、
本装置全体の制御を行う。１０３はＲＯＭ（リードオン
リメモリ）で、ＣＰＵ１００の制御プログラムが内蔵さ
れている。１０２はＲＡＭ（ランダムアクセスメモリ）
で、各色毎の出力情報を記憶する。１０１はメモリリー
ド／ライト回路で、ＲＡＭ１０２のリード／ライト制御
を実行する。１０４はデータ入力部で、文字情報などの
データを入力する。１０５はデータ出力部で、データ入
力部１０４から入力されたデータの出力を行なう。この
データ出力部１０５には、カラープリンタが該当する。 図１は図２のメモリリード／ライト回路１０１の構成を
示す回路図である。
実施例を詳細に説明する。図２は本発明に係る画像処理
装置の一実施例の概略構成を示すブロツク図である。図
２において、１００はＣＰＵ（中央演算処理装置）で、
本装置全体の制御を行う。１０３はＲＯＭ（リードオン
リメモリ）で、ＣＰＵ１００の制御プログラムが内蔵さ
れている。１０２はＲＡＭ（ランダムアクセスメモリ）
で、各色毎の出力情報を記憶する。１０１はメモリリー
ド／ライト回路で、ＲＡＭ１０２のリード／ライト制御
を実行する。１０４はデータ入力部で、文字情報などの
データを入力する。１０５はデータ出力部で、データ入
力部１０４から入力されたデータの出力を行なう。この
データ出力部１０５には、カラープリンタが該当する。 図１は図２のメモリリード／ライト回路１０１の構成を
示す回路図である。
【０００７】図１において、矢印は信号又は情報を示し
、矢印の途中に斜線と共に記された数字は、その信号又
は情報が何ビツトで構成されているかを示している。 １はタイミング発生回路で、図２のＣＰＵ１００からの
起動信号２及びリード／ライト（Ｒ／Ｗ）信号３により
起動され、メモリリード／ライトのタイミング制御を行
なう。１０２ａ，１０２ｂ，１０２ｃ，１０２ｄはそれ
ぞれイエロー（Ｙ），マゼンタ（Ｍ），シアン（Ｃ），
ブラツク（Ｋ）の各色の出力情報を記憶するＲＡＭであ
り、例えばビツトイメージ等が展開され、又それぞれア
ドレスの下位２ビツトでＡ０，Ａ１が００，１０，０１
，１１の時に対応する。８はタイミング発生回路１から
供給されるＲＡＭ１０２ａ，１０２ｂ，１０２ｃ，１０
２ｄのメモリリード／ライト信号であり、Ｈ（Ｈｉｇｈ
）レベルでデータの読み出し、又、Ｌ（Ｌｏｗ）レベル
でデータの書き込みが行なわれる。４はセレクタで、Ｒ
ＡＭ１０２ａ，１０２ｂ，１０２ｃ，１０２ｄの出力デ
ータ９ａ，９ｂ，９ｃ，９ｄを読み出し、アドレスの下
位２ビツトＡ０，Ａ１により選択される。５はビツト処
理ユニツトで、ＲＡＭ１０２ａ，１０２ｂ，１０２ｃ，
１０２ｄの出力データ９ａ，９ｂ，９ｃ，９ｄとＣＰＵ
１００のデータバス７のデータとの間でビツト処理を行
ない、その結果出力として、出力データ１０ａ，１０ｂ
，１０ｃ，１０ｄがＲＡＭ１０２ａ，１０２ｂ，１０２
ｃ，１０２ｄに入力される。このビツト処理ユニツト５
によつて各色毎のデータの更新が行われる。６はＣＰＵ
１００よりセレクタ４及びＲＡＭ１０２に出力される制
御信号を示している。
、矢印の途中に斜線と共に記された数字は、その信号又
は情報が何ビツトで構成されているかを示している。 １はタイミング発生回路で、図２のＣＰＵ１００からの
起動信号２及びリード／ライト（Ｒ／Ｗ）信号３により
起動され、メモリリード／ライトのタイミング制御を行
なう。１０２ａ，１０２ｂ，１０２ｃ，１０２ｄはそれ
ぞれイエロー（Ｙ），マゼンタ（Ｍ），シアン（Ｃ），
ブラツク（Ｋ）の各色の出力情報を記憶するＲＡＭであ
り、例えばビツトイメージ等が展開され、又それぞれア
ドレスの下位２ビツトでＡ０，Ａ１が００，１０，０１
，１１の時に対応する。８はタイミング発生回路１から
供給されるＲＡＭ１０２ａ，１０２ｂ，１０２ｃ，１０
２ｄのメモリリード／ライト信号であり、Ｈ（Ｈｉｇｈ
）レベルでデータの読み出し、又、Ｌ（Ｌｏｗ）レベル
でデータの書き込みが行なわれる。４はセレクタで、Ｒ
ＡＭ１０２ａ，１０２ｂ，１０２ｃ，１０２ｄの出力デ
ータ９ａ，９ｂ，９ｃ，９ｄを読み出し、アドレスの下
位２ビツトＡ０，Ａ１により選択される。５はビツト処
理ユニツトで、ＲＡＭ１０２ａ，１０２ｂ，１０２ｃ，
１０２ｄの出力データ９ａ，９ｂ，９ｃ，９ｄとＣＰＵ
１００のデータバス７のデータとの間でビツト処理を行
ない、その結果出力として、出力データ１０ａ，１０ｂ
，１０ｃ，１０ｄがＲＡＭ１０２ａ，１０２ｂ，１０２
ｃ，１０２ｄに入力される。このビツト処理ユニツト５
によつて各色毎のデータの更新が行われる。６はＣＰＵ
１００よりセレクタ４及びＲＡＭ１０２に出力される制
御信号を示している。
【０００８】図３は図１のビツト処理ユニツト５の内部
の詳細な構成を示す回路図である。図３にＲＡＭ１２ａ
に対応した例を示し、他のＲＡＭ１２ｂ，１２ｃ，１２
ｄも同様の構成をとるため、図示及び説明を省略する。 図３において、２００はレジスタで、ＣＰＵ１００によ
つてセツトされる。２０２はＡＮＤ回路で、レジスタ２
００の出力２０５とＣＰＵ１００のデータバス７との論
理積をとる。２０１はインバータ回路で、ＣＰＵ１００
のデータバス７のデータを反転する。２０３はＡＮＤ回
路で、インバータ回路２０１の出力２０６とＲＡＭ１２
ａから読み出されたデータ９ａと論理積をとる。２０４
はＯＲ回路で、ＡＮＤ回路２０２の出力２０７と、ＡＮ
Ｄ回路２０３の出力２０８との論理和をとる。
の詳細な構成を示す回路図である。図３にＲＡＭ１２ａ
に対応した例を示し、他のＲＡＭ１２ｂ，１２ｃ，１２
ｄも同様の構成をとるため、図示及び説明を省略する。 図３において、２００はレジスタで、ＣＰＵ１００によ
つてセツトされる。２０２はＡＮＤ回路で、レジスタ２
００の出力２０５とＣＰＵ１００のデータバス７との論
理積をとる。２０１はインバータ回路で、ＣＰＵ１００
のデータバス７のデータを反転する。２０３はＡＮＤ回
路で、インバータ回路２０１の出力２０６とＲＡＭ１２
ａから読み出されたデータ９ａと論理積をとる。２０４
はＯＲ回路で、ＡＮＤ回路２０２の出力２０７と、ＡＮ
Ｄ回路２０３の出力２０８との論理和をとる。
【０００９】続いて、ビツト処理ユニツト５の動作を図
１，図３，図４をもとに説明する。図４は本実施例のビ
ツト処理の一例を示す図であり、図５は本実施例の動作
を説明するフローチヤートである。なお、図５はＣＰＵ
１００の動作に各部の動作も含めた説明である。ＣＰＵ
１００はまず、レジスタ２００にデイザパターン等のパ
ターンをデータバス７を通して設定する（図４の（ａ）
：ステツプＳ１）。次にＣＰＵ１００はＲＡＭ１０２上
に展開すべき文字パターンをデータバス７に出力する（
図４の（ｂ）：ステツプＳ２）。又、この時、ＣＰＵ１
００はタイミング発生回路１に対し、起動信号２を出力
する（ステツプＳ３）。タイミング発生回路１はメモリ
リード／ライト信号８をリード指定のＨレベルにし、Ｒ
ＡＭ１０２ａ，１０２ｂ，１０２ｃ，１０２ｄに対して
データの同時リード動作を開始する（ステツプＳ４）。 一定のメモリアクセス時間経過後（ステツプＳ５）、Ｒ
ＡＭ１０２ａ，１０２ｂ，１０２ｃ，１０２ｄの出力デ
ータ９ａ，９ｂ，９ｃ，９ｄには、確定したデータが出
力される（図４の（ｄ）：ステツプＳ６）。ＲＡＭ１０
２ａのＹ色処理を代表して説明すると、ＡＮＤ回路２０
３では、前記ＣＰＵ１００からのデータの反転されたデ
ータ２０６（図４の（ｅ））と、ＲＡＭ１０２ａからの
出力データ９ａとの論理積がとられ、図４の（ｆ）とな
つて出力される。また、ＡＮＤ回路２０２では、前記レ
ジスタ２００と、ＣＰＵ１００からのデータ７との間で
論理積がとられ、図４の（ｃ）となつて出力される。Ｏ
Ｒ回路２０４において、ＡＮＤ回路２０２，２０３の出
力間で論理和がとられ、図４の（ｇ）となつてＲＡＭ１
０２ａの入力データ１０ａとして出力される（ステツプ
Ｓ７）。
１，図３，図４をもとに説明する。図４は本実施例のビ
ツト処理の一例を示す図であり、図５は本実施例の動作
を説明するフローチヤートである。なお、図５はＣＰＵ
１００の動作に各部の動作も含めた説明である。ＣＰＵ
１００はまず、レジスタ２００にデイザパターン等のパ
ターンをデータバス７を通して設定する（図４の（ａ）
：ステツプＳ１）。次にＣＰＵ１００はＲＡＭ１０２上
に展開すべき文字パターンをデータバス７に出力する（
図４の（ｂ）：ステツプＳ２）。又、この時、ＣＰＵ１
００はタイミング発生回路１に対し、起動信号２を出力
する（ステツプＳ３）。タイミング発生回路１はメモリ
リード／ライト信号８をリード指定のＨレベルにし、Ｒ
ＡＭ１０２ａ，１０２ｂ，１０２ｃ，１０２ｄに対して
データの同時リード動作を開始する（ステツプＳ４）。 一定のメモリアクセス時間経過後（ステツプＳ５）、Ｒ
ＡＭ１０２ａ，１０２ｂ，１０２ｃ，１０２ｄの出力デ
ータ９ａ，９ｂ，９ｃ，９ｄには、確定したデータが出
力される（図４の（ｄ）：ステツプＳ６）。ＲＡＭ１０
２ａのＹ色処理を代表して説明すると、ＡＮＤ回路２０
３では、前記ＣＰＵ１００からのデータの反転されたデ
ータ２０６（図４の（ｅ））と、ＲＡＭ１０２ａからの
出力データ９ａとの論理積がとられ、図４の（ｆ）とな
つて出力される。また、ＡＮＤ回路２０２では、前記レ
ジスタ２００と、ＣＰＵ１００からのデータ７との間で
論理積がとられ、図４の（ｃ）となつて出力される。Ｏ
Ｒ回路２０４において、ＡＮＤ回路２０２，２０３の出
力間で論理和がとられ、図４の（ｇ）となつてＲＡＭ１
０２ａの入力データ１０ａとして出力される（ステツプ
Ｓ７）。
【００１０】タイミング発生回路１は、メモリリード／
ライト信号８をライト信号、即ち、Ｌレベルにして、Ｒ
ＡＭ１０２ａ，ｂ，ｃ，ｄにデータを同時に書き込み、
書き込み終了と同時にＣＰＵ１００に対して終了信号１
１を出力する（ステツプＳ８）。ＣＰＵ１００はこの終
了信号１００を受けて、ＲＡＭ１０２ａ〜１０２ｄへの
アクセスを終了する（ステツプＳ９）。
ライト信号８をライト信号、即ち、Ｌレベルにして、Ｒ
ＡＭ１０２ａ，ｂ，ｃ，ｄにデータを同時に書き込み、
書き込み終了と同時にＣＰＵ１００に対して終了信号１
１を出力する（ステツプＳ８）。ＣＰＵ１００はこの終
了信号１００を受けて、ＲＡＭ１０２ａ〜１０２ｄへの
アクセスを終了する（ステツプＳ９）。
【００１１】尚、上述の本実施例においては、デイザパ
ターン等を設定するための手段として、レジスタを用い
て説明したが、ＦｉＦｏ（フアーストイン・フアースト
アウト）メモリ等のサイクリツクに読み出し可能なメモ
リを設けることにより、８×８ドツトのデイザパターン
等のマトリツクスパターンを設定することも可能となる
。
ターン等を設定するための手段として、レジスタを用い
て説明したが、ＦｉＦｏ（フアーストイン・フアースト
アウト）メモリ等のサイクリツクに読み出し可能なメモ
リを設けることにより、８×８ドツトのデイザパターン
等のマトリツクスパターンを設定することも可能となる
。
【００１２】本発明は、複数の機器から構成されるシス
テムに適用しても良いし、１つの機器からなる装置に適
用しても良いし、システム或は装置にプログラムを供給
することによつて達成される場合にも適用できることは
言うまでもない。
テムに適用しても良いし、１つの機器からなる装置に適
用しても良いし、システム或は装置にプログラムを供給
することによつて達成される場合にも適用できることは
言うまでもない。
【００１３】
【発明の効果】以上説明したように、本発明によれば、
各色に対してデイザパターン等のパターンを設定できる
手段を備え、又、メモリに対してこれから展開する文字
パターンのパターンを形成する部分にだけ前記の設定し
たパターンを埋め込み、パターンを形成する以外の部分
に関しては、既にメモリに欠かれているデータを残す一
連のビツト処理を自動的に行なうため、ＣＰＵの速度向
上に著しい効果がある。
各色に対してデイザパターン等のパターンを設定できる
手段を備え、又、メモリに対してこれから展開する文字
パターンのパターンを形成する部分にだけ前記の設定し
たパターンを埋め込み、パターンを形成する以外の部分
に関しては、既にメモリに欠かれているデータを残す一
連のビツト処理を自動的に行なうため、ＣＰＵの速度向
上に著しい効果がある。
【図１】図２のメモリリード／ライト回路１０１の構成
を示す回路図である。
を示す回路図である。
【図２】本発明に係る画像処理装置の一実施例の概略構
成を示すブロツク図である。
成を示すブロツク図である。
【図３】図１のビツト処理ユニツト５の内部の詳細な構
成を示す回路図である。
成を示す回路図である。
【図４】本実施例のビツト処理の一例を示す図である。
【図５】本実施例の動作を説明するフローチヤートであ
る。
る。
１ タイミング発生回路
２ 起動信号
５ ビツト処理ユニツト
１００ ＣＰＵ
１０１ メモリリード／ライト回路
１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ ＲＡＭ１
０３ ＲＯＭ １０４ データ入力部 １０５ データ出力部
０３ ＲＯＭ １０４ データ入力部 １０５ データ出力部
Claims (1)
- 【請求項１】複数色のデータを記憶する記憶手段と、前
記記憶手段に対する書き込み及び読み出しのデータアク
セスを色毎に同時に行う同時アクセス手段と、前記同時
アクセス手段で同時に読み出し同時に書き込むときに、
色毎のデータを色毎に更新する更新手段とを備えること
を特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4636391A JPH04282778A (ja) | 1991-03-12 | 1991-03-12 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4636391A JPH04282778A (ja) | 1991-03-12 | 1991-03-12 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04282778A true JPH04282778A (ja) | 1992-10-07 |
Family
ID=12745074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4636391A Withdrawn JPH04282778A (ja) | 1991-03-12 | 1991-03-12 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04282778A (ja) |
-
1991
- 1991-03-12 JP JP4636391A patent/JPH04282778A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |