JPH04286362A - 化合物半導体素子のオーミック電極構造 - Google Patents
化合物半導体素子のオーミック電極構造Info
- Publication number
- JPH04286362A JPH04286362A JP3051137A JP5113791A JPH04286362A JP H04286362 A JPH04286362 A JP H04286362A JP 3051137 A JP3051137 A JP 3051137A JP 5113791 A JP5113791 A JP 5113791A JP H04286362 A JPH04286362 A JP H04286362A
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- JP
- Japan
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- layer
- electrode
- compound semiconductor
- electrode structure
- heat treatment
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- Pending
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は化合物半導体素子のオ
ーミック電極構造に関する。
ーミック電極構造に関する。
【０００２】
【従来の技術】化合物半導体素子としては、例えば図３
に示すように、ｎ型ＧａＡｓ／ＡｌＧａＡｓヘテロ接合
を有するＨＥＭＴ（高電子移動度トランジスタ）が知ら
れている。このＨＥＭＴは、ＧａＡｓ基板１１上に、分
子線エピタキシャル成長法により、アンドープＧａＡｓ
層１２，ｎ型ＡｌＧａＡｓ層１３，ｎ型ＧａＡｓ層１４
，ｎ＋型ＧａＡｓ層１５を積層し、このｎ＋型ＧａＡｓ
層１５上に、フォトエッチング法およびリフトオフ法に
よりソース電極１８ａ，ドレイン電極１８ｂを形成して
構成されている。上記ソース電極８ａ，ドレイン電極８
ｂは、電極層として厚み１０００ÅのＡｕＧｅ層１７ａ
と、厚み２００ÅのＮｉ層１７ｂと、厚み１０００Åの
Ａｕ層１７ｅを順次積層した後、４００℃程度の熱処理
（以下「合金化熱処理」という。）を行って形成されて
いる。この合金化熱処理により、上記ｎ＋型ＧａＡｓ層
１５と電極層との合金化が行われ、オーミックコンタク
トが得られる。
に示すように、ｎ型ＧａＡｓ／ＡｌＧａＡｓヘテロ接合
を有するＨＥＭＴ（高電子移動度トランジスタ）が知ら
れている。このＨＥＭＴは、ＧａＡｓ基板１１上に、分
子線エピタキシャル成長法により、アンドープＧａＡｓ
層１２，ｎ型ＡｌＧａＡｓ層１３，ｎ型ＧａＡｓ層１４
，ｎ＋型ＧａＡｓ層１５を積層し、このｎ＋型ＧａＡｓ
層１５上に、フォトエッチング法およびリフトオフ法に
よりソース電極１８ａ，ドレイン電極１８ｂを形成して
構成されている。上記ソース電極８ａ，ドレイン電極８
ｂは、電極層として厚み１０００ÅのＡｕＧｅ層１７ａ
と、厚み２００ÅのＮｉ層１７ｂと、厚み１０００Åの
Ａｕ層１７ｅを順次積層した後、４００℃程度の熱処理
（以下「合金化熱処理」という。）を行って形成されて
いる。この合金化熱処理により、上記ｎ＋型ＧａＡｓ層
１５と電極層との合金化が行われ、オーミックコンタク
トが得られる。
【０００３】
【発明が解決しようとする課題】しかしながら、電極層
が上に述べたようにＡｕＧｅ層１７ａ，Ｎｉ層１７ｂお
よびＡｕ層１７ｅの３層からなる場合、上記合金化熱処
理を行ったとき合金化反応が不均一に起こって電極層の
材料１７ａ，１７ｂ，１７ｅが凝集することがある。こ
のため、本来の電極形状を維持できず、電極表面の平坦
性が乏しくなるという欠点がある。また、合金化が不均
一に起こることにより、オーミックコンタクト抵抗が十
分には小さくならないという欠点がある（単位面積当り
のコンタクト抵抗が５×１０−７〜３×１０−６（Ω・
ｃｍ−２）とばらつきが大きい。）。
が上に述べたようにＡｕＧｅ層１７ａ，Ｎｉ層１７ｂお
よびＡｕ層１７ｅの３層からなる場合、上記合金化熱処
理を行ったとき合金化反応が不均一に起こって電極層の
材料１７ａ，１７ｂ，１７ｅが凝集することがある。こ
のため、本来の電極形状を維持できず、電極表面の平坦
性が乏しくなるという欠点がある。また、合金化が不均
一に起こることにより、オーミックコンタクト抵抗が十
分には小さくならないという欠点がある（単位面積当り
のコンタクト抵抗が５×１０−７〜３×１０−６（Ω・
ｃｍ−２）とばらつきが大きい。）。
【０００４】この欠点を補うために、本出願人は、Ｎｉ
層とＡｕ層との間に、合金化反応を制限するバリアとし
てＭｏ層を挿入した電極構造を提案した。すなわち、電
極層が厚み２０００ÅのＡｕＧｅ層と、厚み８００Åの
Ｎｉ層と、厚み２５００ÅのＭｏ層と、厚み４０００Å
のＡｕ層からなり、合金化反応がＭｏ層より下で起きる
ようにしている。しかしながら、この電極構造は、電極
層のトータル厚みが９３００Åと厚いため、リフトオフ
法によるパターン形成が難しいという問題がある。ここ
で、単に、ＡｕＧｅ層が１０００Å、Ｎｉ層が２００Å
、Ｍｏ層が１０００Å、Ａｕ層が５００Åというように
各層の厚みを薄くしただけでは、Ｍｏ層が薄いこともあ
り基板からのＧａの拡散を抑え込めず、合金化熱処理後
にＡｕ層の凝縮（メタル後退）が起こったり、表面にホ
ールの発生が起こったりする不具合が生じる。
層とＡｕ層との間に、合金化反応を制限するバリアとし
てＭｏ層を挿入した電極構造を提案した。すなわち、電
極層が厚み２０００ÅのＡｕＧｅ層と、厚み８００Åの
Ｎｉ層と、厚み２５００ÅのＭｏ層と、厚み４０００Å
のＡｕ層からなり、合金化反応がＭｏ層より下で起きる
ようにしている。しかしながら、この電極構造は、電極
層のトータル厚みが９３００Åと厚いため、リフトオフ
法によるパターン形成が難しいという問題がある。ここ
で、単に、ＡｕＧｅ層が１０００Å、Ｎｉ層が２００Å
、Ｍｏ層が１０００Å、Ａｕ層が５００Åというように
各層の厚みを薄くしただけでは、Ｍｏ層が薄いこともあ
り基板からのＧａの拡散を抑え込めず、合金化熱処理後
にＡｕ層の凝縮（メタル後退）が起こったり、表面にホ
ールの発生が起こったりする不具合が生じる。
【０００５】そこで、この発明の目的は、合金化熱処理
を行ったとき凝集が起こるのを防止でき、したがって電
極のエッジ形状および表面平坦性を改善でき、接触抵抗
を小さくでき、しかもリフトオフ法によるパターン形成
を容易に行うことができる化合物半導体素子のオーミッ
ク電極構造を提供することにある。
を行ったとき凝集が起こるのを防止でき、したがって電
極のエッジ形状および表面平坦性を改善でき、接触抵抗
を小さくでき、しかもリフトオフ法によるパターン形成
を容易に行うことができる化合物半導体素子のオーミッ
ク電極構造を提供することにある。
【０００６】上記目的を達成するために、この発明の化
合物半導体素子のオーミック電極構造は、化合物半導体
上に、電極層として、ＡｕＧｅ層と、Ｎｉ層と、Ｍｏ層
と、Ｔｉ層と、Ａｕ層とが順に積層されていることを特
徴としている。
合物半導体素子のオーミック電極構造は、化合物半導体
上に、電極層として、ＡｕＧｅ層と、Ｎｉ層と、Ｍｏ層
と、Ｔｉ層と、Ａｕ層とが順に積層されていることを特
徴としている。
【０００７】
【作用】合金化熱処理を行ったとき、化合物半導体側か
ら電極層側へ拡散する半導体元素、例えばＧａは、Ｔｉ
層でＴｉと反応して安定な合金層を形成する。すなわち
、高融点であるＴｉ層（およびＭｏ層）が有効なバリア
として働く。したがって、合金化熱処理を行ったとき、
電極の凝集が起こらなくなる。したがって、電極の表面
平坦性およびエッジ形状が従来に比して改善されると共
に、接触抵抗も小さくなって良好なオーミックコンタク
トが得られる。また、Ｔｉ層が有効なバリアとして働く
ので、電極層の厚みを薄く設定できる。したがって、リ
フトオフ法によるパターン形成が容易にできるようにな
る。
ら電極層側へ拡散する半導体元素、例えばＧａは、Ｔｉ
層でＴｉと反応して安定な合金層を形成する。すなわち
、高融点であるＴｉ層（およびＭｏ層）が有効なバリア
として働く。したがって、合金化熱処理を行ったとき、
電極の凝集が起こらなくなる。したがって、電極の表面
平坦性およびエッジ形状が従来に比して改善されると共
に、接触抵抗も小さくなって良好なオーミックコンタク
トが得られる。また、Ｔｉ層が有効なバリアとして働く
ので、電極層の厚みを薄く設定できる。したがって、リ
フトオフ法によるパターン形成が容易にできるようにな
る。
【０００８】
【実施例】以下、この発明の化合物半導体素子のオーミ
ック電極構造を実施例により詳細に説明する。なお、こ
こでは、ＨＥＭＴに適用した場合について述べるものと
する。
ック電極構造を実施例により詳細に説明する。なお、こ
こでは、ＨＥＭＴに適用した場合について述べるものと
する。
【０００９】まず、図１（ａ）に示すように、ＧａＡｓ
基板１上に、分子線エピタキシャル成長法により、アン
ドープＧａＡｓ層２，ｎ型ＡｌＧａＡｓ型３，ｎ型Ｇａ
Ａｓ層４，ｎ＋型ＧａＡｓ層５を積層する。このｎ＋型
ＧａＡｓ層５上にレジスト６を塗布して、フォトエッチ
ング法により、このレジスト６に間隔２μｍだけ離間し
たソース電極孔６ａおよびドレイン電極孔６ｂを形成す
る。次にバッファード沸酸を用いて基板面（すなわちｎ
＋型ＧａＡｓ層５の表面）を洗浄した後、抵抗加熱蒸着
法または電子ビーム蒸着法により、電極層として、Ａｕ
Ｇｅ層７ａと、Ｎｉ層７ｂと、Ｍｏ層７ｃと、Ｔｉ層７
ｄと、Ａｕ層７ｅを順次積層する。ここで、ＡｕＧｅ層
７ａの厚みは１０００Å、Ｎｉ層７ｂの厚みは２００Å
、Ｍｏ層７ｃの厚みは５００Å、Ｔｉ層７ｄの厚みは５
００Å、Ａｕ層７ｅの厚みは１０００Åにそれぞれ設定
する（トータル厚み３２００Å）。次に、図１（ｃ）に
示すように、有機溶剤を用いてレジスト６を除去して、
リフトオフ法により、電極層７からなる所定形状のソー
ス電極８ａおよびドレイン電極８ｂを形成する。その後
、Ｎ２雰囲気中で４１０℃で１分間の合金化熱処理を行
なってオーミックコンタクトを得る。
基板１上に、分子線エピタキシャル成長法により、アン
ドープＧａＡｓ層２，ｎ型ＡｌＧａＡｓ型３，ｎ型Ｇａ
Ａｓ層４，ｎ＋型ＧａＡｓ層５を積層する。このｎ＋型
ＧａＡｓ層５上にレジスト６を塗布して、フォトエッチ
ング法により、このレジスト６に間隔２μｍだけ離間し
たソース電極孔６ａおよびドレイン電極孔６ｂを形成す
る。次にバッファード沸酸を用いて基板面（すなわちｎ
＋型ＧａＡｓ層５の表面）を洗浄した後、抵抗加熱蒸着
法または電子ビーム蒸着法により、電極層として、Ａｕ
Ｇｅ層７ａと、Ｎｉ層７ｂと、Ｍｏ層７ｃと、Ｔｉ層７
ｄと、Ａｕ層７ｅを順次積層する。ここで、ＡｕＧｅ層
７ａの厚みは１０００Å、Ｎｉ層７ｂの厚みは２００Å
、Ｍｏ層７ｃの厚みは５００Å、Ｔｉ層７ｄの厚みは５
００Å、Ａｕ層７ｅの厚みは１０００Åにそれぞれ設定
する（トータル厚み３２００Å）。次に、図１（ｃ）に
示すように、有機溶剤を用いてレジスト６を除去して、
リフトオフ法により、電極層７からなる所定形状のソー
ス電極８ａおよびドレイン電極８ｂを形成する。その後
、Ｎ２雰囲気中で４１０℃で１分間の合金化熱処理を行
なってオーミックコンタクトを得る。
【００１０】この電極構造（電極層７）によれば、合金
化熱処理の際に、ｎ＋型ＧａＡｓ層５側から電極層７側
へ拡散するＧａは、Ｔｉ層７ｄでＴｉと反応して安定な
合金層を形成する。すなわち、高融点であるＴｉ層７ｄ
（およびＭｏ層７ｃ）が有効なバリアとして働く。した
がって、合金化熱処理を行ったとき、電極８ａ，８ｂの
凝集が起こらなくなる。したがって、電極８ａ，８ｂの
表面平坦性およびエッジ形状を従来に比して改善するこ
とができる。また、接触抵抗も小さくでき、良好なオー
ミックコンタクトを得ることができる。さらに、Ｔｉ層
７ｄが有効なバリアとして働くので、電極層７の厚みを
薄く設定できる。したがって、リフトオフ法によるパタ
ーン形成を容易に行うことができる。
化熱処理の際に、ｎ＋型ＧａＡｓ層５側から電極層７側
へ拡散するＧａは、Ｔｉ層７ｄでＴｉと反応して安定な
合金層を形成する。すなわち、高融点であるＴｉ層７ｄ
（およびＭｏ層７ｃ）が有効なバリアとして働く。した
がって、合金化熱処理を行ったとき、電極８ａ，８ｂの
凝集が起こらなくなる。したがって、電極８ａ，８ｂの
表面平坦性およびエッジ形状を従来に比して改善するこ
とができる。また、接触抵抗も小さくでき、良好なオー
ミックコンタクトを得ることができる。さらに、Ｔｉ層
７ｄが有効なバリアとして働くので、電極層７の厚みを
薄く設定できる。したがって、リフトオフ法によるパタ
ーン形成を容易に行うことができる。
【００１１】実際にｎ＋型ＧａＡｓ層５と電極８ａ，８
ｂとの間のオーミック接合の単位面積当りのコンタクト
抵抗ρｃと熱処理温度との関係を測定したところ、図２
に示すような結果が得られた。すなわち、従来の電極構
造では４００℃以上の合金化熱処理を行ったときコンタ
クト抵抗ρｃが５×１０−７〜３×１０−６（Ω・ｃｍ
−２）とばらつきが大きかったが、この電極構造では４
１０℃（図２からわかるように、４１０℃が熱処理温度
の最適値である。）におけるコンタクト抵抗ρｃは１×
１０−６（Ω・ｃｍ−２）前後で安定している。また、
熱処理温度を４３０℃に上げた場合でも、電極８ａ，８
ｂの表面状態，エッジ形状は良好であった。このように
良好なオーミック接合を形成することができ、特性を向
上させることができた。
ｂとの間のオーミック接合の単位面積当りのコンタクト
抵抗ρｃと熱処理温度との関係を測定したところ、図２
に示すような結果が得られた。すなわち、従来の電極構
造では４００℃以上の合金化熱処理を行ったときコンタ
クト抵抗ρｃが５×１０−７〜３×１０−６（Ω・ｃｍ
−２）とばらつきが大きかったが、この電極構造では４
１０℃（図２からわかるように、４１０℃が熱処理温度
の最適値である。）におけるコンタクト抵抗ρｃは１×
１０−６（Ω・ｃｍ−２）前後で安定している。また、
熱処理温度を４３０℃に上げた場合でも、電極８ａ，８
ｂの表面状態，エッジ形状は良好であった。このように
良好なオーミック接合を形成することができ、特性を向
上させることができた。
【００１２】なお、この実施例はＨＥＭＴの電極８ａ，
８ｂについて述べたが、当然ながらこれに限られるもの
ではない。この発明は、ＦＥＴ，ホール素子，レーザダ
イオードなどの化合物半導体素子全般に広く適用するこ
とができる。
８ｂについて述べたが、当然ながらこれに限られるもの
ではない。この発明は、ＦＥＴ，ホール素子，レーザダ
イオードなどの化合物半導体素子全般に広く適用するこ
とができる。
【００１３】
【発明の効果】以上より明らかなように、この発明の化
合物半導体素子のオーミック電極構造は、化合物半導体
上に、電極層として、ＡｕＧｅ層と、Ｎｉ層と、Ｍｏ層
と、Ｔｉ層と、Ａｕ層とが順に積層されているので、合
金化熱処理を行ったときＴｉ層，Ｍｏ層がバリア層とし
て働らき、特にＴｉ層が上記化合物半導体の構成元素（
例えばＧａ）と反応して安定な合金層を形成して、電極
層が凝集するのを防止できる。したがって、電極のエッ
ジ形状および表面平坦性を改善でき、接触抵抗を小さく
することができ、しかも、リフトオフ法によるパターン
形成を行うことができる。
合物半導体素子のオーミック電極構造は、化合物半導体
上に、電極層として、ＡｕＧｅ層と、Ｎｉ層と、Ｍｏ層
と、Ｔｉ層と、Ａｕ層とが順に積層されているので、合
金化熱処理を行ったときＴｉ層，Ｍｏ層がバリア層とし
て働らき、特にＴｉ層が上記化合物半導体の構成元素（
例えばＧａ）と反応して安定な合金層を形成して、電極
層が凝集するのを防止できる。したがって、電極のエッ
ジ形状および表面平坦性を改善でき、接触抵抗を小さく
することができ、しかも、リフトオフ法によるパターン
形成を行うことができる。
【図１】 この発明の一実施例のＨＥＭＴの電極構造
の形成過程を示す図である。
の形成過程を示す図である。
【図２】 上記ＨＥＭＴの電極のコンタクト抵抗と熱
処理温度との関係を示す図である。
処理温度との関係を示す図である。
【図３】 従来のＨＥＭＴの電極構造を示す図である
。
。
１ ＧａＡｓ基板
２ アンドープＧａＡｓ層
３ ｎ型ＡｌＧａＡｓ層
４ ｎ型ＧａＡｓ層
５ ｎ＋型ＧａＡｓ層
６ レジスト
６ａ ソース電極孔
６ｂ ドレイン電極孔
７ 電極層
７ａ ＡｕＧｅ層
７ｂ Ｎｉ層
７ｃ Ｍｏ層
７ｄ Ｔｉ層
７ｅ Ａｕ層
８ａ ソース電極
８ｂ ドレイン電極
Claims (1)
- 【請求項１】 化合物半導体上に、電極層として、Ａ
ｕＧｅ層と、Ｎｉ層と、Ｍｏ層と、Ｔｉ層と、Ａｕ層と
が順に積層されていることを特徴とする化合物半導体素
子のオーミック電極構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3051137A JPH04286362A (ja) | 1991-03-15 | 1991-03-15 | 化合物半導体素子のオーミック電極構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3051137A JPH04286362A (ja) | 1991-03-15 | 1991-03-15 | 化合物半導体素子のオーミック電極構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04286362A true JPH04286362A (ja) | 1992-10-12 |
Family
ID=12878435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3051137A Pending JPH04286362A (ja) | 1991-03-15 | 1991-03-15 | 化合物半導体素子のオーミック電極構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04286362A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04298028A (ja) * | 1991-03-26 | 1992-10-21 | Murata Mfg Co Ltd | オーミック電極の形成方法 |
| WO2025234444A1 (ja) * | 2024-05-10 | 2025-11-13 | 住友重機械工業株式会社 | ＧａＡｓ半導体デバイス製造装置、ＧａＡｓ半導体デバイス製造方法 |
-
1991
- 1991-03-15 JP JP3051137A patent/JPH04286362A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04298028A (ja) * | 1991-03-26 | 1992-10-21 | Murata Mfg Co Ltd | オーミック電極の形成方法 |
| WO2025234444A1 (ja) * | 2024-05-10 | 2025-11-13 | 住友重機械工業株式会社 | ＧａＡｓ半導体デバイス製造装置、ＧａＡｓ半導体デバイス製造方法 |
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