JPH04287960A - 半導体パッケージの実装構造 - Google Patents
半導体パッケージの実装構造Info
- Publication number
- JPH04287960A JPH04287960A JP3008853A JP885391A JPH04287960A JP H04287960 A JPH04287960 A JP H04287960A JP 3008853 A JP3008853 A JP 3008853A JP 885391 A JP885391 A JP 885391A JP H04287960 A JPH04287960 A JP H04287960A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- semiconductor package
- pair
- present
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Mounting Components In General For Electric Apparatus (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【産業上の利用分野】本発明は半導体パッケージ、特に
三次元実装、高密度実装に適した半導体パッケージに関
するものである。
三次元実装、高密度実装に適した半導体パッケージに関
するものである。
【従来の技術】従来、半導体パッケージとしては、外部
接続リードの加工方法の違いによりＳＯＪ（ＳＭＡＬＬ
ＯＵＴＬＩＮＥ Ｊ−ＬＥＡＤ）、ＳＯＰ（ＳＭＡＬ
Ｌ ＯＵＴＬＩＮＥ ＰＡＣＫＡＧＥ）、あるいはＤＩ
Ｐ（ＤＵＡＬ ＩＮＬＩＮＥ ＰＡＣＫＡＧＥ）等、種
々のものが使用されているが、いずれも一の信号に付き
一本のリード端子を有するものであった。
接続リードの加工方法の違いによりＳＯＪ（ＳＭＡＬＬ
ＯＵＴＬＩＮＥ Ｊ−ＬＥＡＤ）、ＳＯＰ（ＳＭＡＬ
Ｌ ＯＵＴＬＩＮＥ ＰＡＣＫＡＧＥ）、あるいはＤＩ
Ｐ（ＤＵＡＬ ＩＮＬＩＮＥ ＰＡＣＫＡＧＥ）等、種
々のものが使用されているが、いずれも一の信号に付き
一本のリード端子を有するものであった。
【発明が解決しようとする課題】一方、近年三次元実装
等、高密度な実装形態が種々提案されるに伴い、半導体
パッケージのリード形状も種々のものが求められており
、従来の半導体パッケージにおいては、実装上の汎用性
が低いという欠点を有するものであった。本発明は、以
上の欠点を解消すべくなされたものであって、種々の実
装形態に対応することのできる半導体パッケージを提供
することを目的とする。
等、高密度な実装形態が種々提案されるに伴い、半導体
パッケージのリード形状も種々のものが求められており
、従来の半導体パッケージにおいては、実装上の汎用性
が低いという欠点を有するものであった。本発明は、以
上の欠点を解消すべくなされたものであって、種々の実
装形態に対応することのできる半導体パッケージを提供
することを目的とする。
【課題を解決するための手段】本発明によれば上記目的
は、実施例に対応する図１に示すように、パッケージ本
体１から複数の外部接続リードを突設してなる半導体パ
ッケージにおいて、前記外部接続リードを、二本のリー
ド端子２、２からなるリード対３により形成したことを
特徴とする半導体パッケージを提供することにより達成
される。
は、実施例に対応する図１に示すように、パッケージ本
体１から複数の外部接続リードを突設してなる半導体パ
ッケージにおいて、前記外部接続リードを、二本のリー
ド端子２、２からなるリード対３により形成したことを
特徴とする半導体パッケージを提供することにより達成
される。
【作用】上記構成に基づき、本発明に係る半導体パッケ
ージの各外部接続リードには二本のリード端子２、２が
配置されており、各リード端子２は実装形態に応じて独
立して屈曲される。この結果、二本のリード端子２、２
を独立した方向に屈曲させて種々の形状の外部接続リー
ドを得ることが可能となり、三次元実装を始めとして種
々の実装形態に対応させることができる。
ージの各外部接続リードには二本のリード端子２、２が
配置されており、各リード端子２は実装形態に応じて独
立して屈曲される。この結果、二本のリード端子２、２
を独立した方向に屈曲させて種々の形状の外部接続リー
ドを得ることが可能となり、三次元実装を始めとして種
々の実装形態に対応させることができる。
【実施例】以下、本発明の望ましい実施例を添付図面に
基づいて詳細に説明する。本発明に係る半導体パッケー
ジは、図１に示すように、一の信号に対して二本のリー
ド端子２からなるリード対３を有するもので、同一リー
ド対３に属する各リード端子２、２は、パッケージ本体
１内に封止されるチップの同一のＩ／Ｏパッドに接合さ
れる。図１および図２に示すように、各信号に配置され
るリード対３は平面視において重なり合うように積層さ
れる二本のリード端子２、２からなり、かかる構成のリ
ード対３は、例えば二枚のリードフレームをスポット溶
接等により接合することにより得ることができる。なお
、リード対３はこれ以外に、図３に示すように、二本の
リード端子２を平面視において並設して形成することも
できる。図４は上述したリード対３を三次元実装に適し
た形状に加工した半導体パッケージを示すもので、リー
ド対３を構成する各リード端子２は互いに反対方向にＪ
字状に屈曲されている。かかる半導体パッケージが実装
される基板は、図５に示すように、素子実装面４を対向
させて二枚立設され、半導体パッケージは各基板５、５
間にリード端子２の弾性を利用して圧入される。この実
装形態は特にメモリ素子に有効であり、基板５の素子実
装面４には上下方向にアドレスバス、データバスが形成
され、互いに積層される複数の半導体パッケージの各リ
ード対３、３・・・はこれらバスライン上に直接圧接さ
れて接続される。したがってこの実施例においては、バ
スラインから一旦素子接合パッドに引き出すパターンを
要する従来の実装構造に比して、引き出しパターンを必
要としないので、配線の引き回し量が少なくなり、信号
遅延を減少させることができる上に、素子の増設が簡単
に行えるという利点を有する。なお、上述した実施例に
おいては、各リード対３を、その弾性を利用して基板５
のバスラインに圧接させて実装する場合を示したが、リ
ード対３をハンダ付けしても良いことは勿論である。 また、本発明に係る半導体素子を使用してメモリモジュ
ールを構成する場合、制御信号等の独立して使用する信
号は、コントロールバスから接続パッドを分岐させて該
当するリード対３に対応させたり、あるいは図６に示す
ように、該当するリード対３を基板５のスルーホール６
に挿入するようにしても良い。このように挿入タイプの
リードとして使用することができるように、リード対３
は、スルーホール６に挿入可能な程度の太さに形成され
るが、剛性等に問題のある場合は、各リード端子２を通
常の太さに形成し、挿入タイプのリードとして使用する
際にいずれか一方を切断するようにしても良い。以上、
本発明に係る半導体素子を三次元実装する場合について
説明したが、この他に、通常の表面実装素子として使用
することも勿論可能であり、各リード端子２を反対方向
に屈曲させた場合には、基板５に接合するリード端子２
を上下対称に位置するものに変更するだけでリバースタ
イプの半導体素子を得ることができるために、リバース
タイプのリード配列を持つ半導体素子を用意する必要が
なくなり、汎用性を向上させることができる上に、使用
されないリード端子２は放熱作用を有するために、熱設
計上有利となる。なお、本発明に係る半導体素子のリー
ド端子２は、上述したようにＪ字状に屈曲するものに限
られず、図７に示すように、ＱＦＰ等周知の表面実装タ
イプのリード形状として互換性を保つこともできる。
基づいて詳細に説明する。本発明に係る半導体パッケー
ジは、図１に示すように、一の信号に対して二本のリー
ド端子２からなるリード対３を有するもので、同一リー
ド対３に属する各リード端子２、２は、パッケージ本体
１内に封止されるチップの同一のＩ／Ｏパッドに接合さ
れる。図１および図２に示すように、各信号に配置され
るリード対３は平面視において重なり合うように積層さ
れる二本のリード端子２、２からなり、かかる構成のリ
ード対３は、例えば二枚のリードフレームをスポット溶
接等により接合することにより得ることができる。なお
、リード対３はこれ以外に、図３に示すように、二本の
リード端子２を平面視において並設して形成することも
できる。図４は上述したリード対３を三次元実装に適し
た形状に加工した半導体パッケージを示すもので、リー
ド対３を構成する各リード端子２は互いに反対方向にＪ
字状に屈曲されている。かかる半導体パッケージが実装
される基板は、図５に示すように、素子実装面４を対向
させて二枚立設され、半導体パッケージは各基板５、５
間にリード端子２の弾性を利用して圧入される。この実
装形態は特にメモリ素子に有効であり、基板５の素子実
装面４には上下方向にアドレスバス、データバスが形成
され、互いに積層される複数の半導体パッケージの各リ
ード対３、３・・・はこれらバスライン上に直接圧接さ
れて接続される。したがってこの実施例においては、バ
スラインから一旦素子接合パッドに引き出すパターンを
要する従来の実装構造に比して、引き出しパターンを必
要としないので、配線の引き回し量が少なくなり、信号
遅延を減少させることができる上に、素子の増設が簡単
に行えるという利点を有する。なお、上述した実施例に
おいては、各リード対３を、その弾性を利用して基板５
のバスラインに圧接させて実装する場合を示したが、リ
ード対３をハンダ付けしても良いことは勿論である。 また、本発明に係る半導体素子を使用してメモリモジュ
ールを構成する場合、制御信号等の独立して使用する信
号は、コントロールバスから接続パッドを分岐させて該
当するリード対３に対応させたり、あるいは図６に示す
ように、該当するリード対３を基板５のスルーホール６
に挿入するようにしても良い。このように挿入タイプの
リードとして使用することができるように、リード対３
は、スルーホール６に挿入可能な程度の太さに形成され
るが、剛性等に問題のある場合は、各リード端子２を通
常の太さに形成し、挿入タイプのリードとして使用する
際にいずれか一方を切断するようにしても良い。以上、
本発明に係る半導体素子を三次元実装する場合について
説明したが、この他に、通常の表面実装素子として使用
することも勿論可能であり、各リード端子２を反対方向
に屈曲させた場合には、基板５に接合するリード端子２
を上下対称に位置するものに変更するだけでリバースタ
イプの半導体素子を得ることができるために、リバース
タイプのリード配列を持つ半導体素子を用意する必要が
なくなり、汎用性を向上させることができる上に、使用
されないリード端子２は放熱作用を有するために、熱設
計上有利となる。なお、本発明に係る半導体素子のリー
ド端子２は、上述したようにＪ字状に屈曲するものに限
られず、図７に示すように、ＱＦＰ等周知の表面実装タ
イプのリード形状として互換性を保つこともできる。
【発明の効果】以上の説明から明らかなように、本発明
による半導体パッケージによれば、二本のリード端子を
独立した方向に屈曲させて種々の形状の外部接続リード
を得ることができるので、三次元実装を始めとして種々
の実装形態に対応させることができる。
による半導体パッケージによれば、二本のリード端子を
独立した方向に屈曲させて種々の形状の外部接続リード
を得ることができるので、三次元実装を始めとして種々
の実装形態に対応させることができる。
【図１】本発明の実施例を示す図である。
【図２】リード対を示す図で、（ａ）は平面図、（ｂ）
は側面図である。
は側面図である。
【図３】他のリード対を示す図で、（ａ）は平面図、（
ｂ）は側面図である。
ｂ）は側面図である。
【図４】加工されたリード対を示す図である。
【図５】三次元実装状態を示す図である。
【図６】図５の変形例を示す図で、（ａ）は側面図、（
ｂ）は基板を示す図である。
ｂ）は基板を示す図である。
【図７】本発明の変形例を示す図である。
１ パッケージ本体
２ リード端子
３ リード対
Claims (1)
- 【請求項１】パッケージ本体（１）から複数の外部接続
リードを突設してなる半導体パッケージにおいて、前記
外部接続リードを、二本のリード端子（２、２）からな
るリード対（３）により形成したことを特徴とする半導
体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008853A JP2868630B2 (ja) | 1991-01-29 | 1991-01-29 | 半導体パッケージの実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008853A JP2868630B2 (ja) | 1991-01-29 | 1991-01-29 | 半導体パッケージの実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04287960A true JPH04287960A (ja) | 1992-10-13 |
| JP2868630B2 JP2868630B2 (ja) | 1999-03-10 |
Family
ID=11704294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3008853A Expired - Lifetime JP2868630B2 (ja) | 1991-01-29 | 1991-01-29 | 半導体パッケージの実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2868630B2 (ja) |
-
1991
- 1991-01-29 JP JP3008853A patent/JP2868630B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2868630B2 (ja) | 1999-03-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981215 |