JPH038110B2 - - Google Patents
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- Publication number
- JPH038110B2 JPH038110B2 JP60155261A JP15526185A JPH038110B2 JP H038110 B2 JPH038110 B2 JP H038110B2 JP 60155261 A JP60155261 A JP 60155261A JP 15526185 A JP15526185 A JP 15526185A JP H038110 B2 JPH038110 B2 JP H038110B2
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- card
- circuit chips
- circuit chip
- wiring module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Wire Bonding (AREA)
Description
【発明の詳細な説明】
〔概要〕
本発明は、多数の集積回路チツプが高密度で実
装される電子装置に関し、複数の集積回路チツプ
をカード上に起立させ且つそのカードと対向する
集積回路チツプの側面近傍をボンデイングするこ
とに依り実装したカード・ユニツトを備えてなる
電子装置において、前記複数の集積回路チツプ
は、配線モジユールにより、前記カードに対向し
ていない側面同士が電気的に接続されているよう
に構成することで、集積回路チツプを３次元的に
配列して実装の高密度化を図り、しかも、集積回
路チツプ間の信号遅延を低減して高速の信号処理
を可能とするようにしたものである。
装される電子装置に関し、複数の集積回路チツプ
をカード上に起立させ且つそのカードと対向する
集積回路チツプの側面近傍をボンデイングするこ
とに依り実装したカード・ユニツトを備えてなる
電子装置において、前記複数の集積回路チツプ
は、配線モジユールにより、前記カードに対向し
ていない側面同士が電気的に接続されているよう
に構成することで、集積回路チツプを３次元的に
配列して実装の高密度化を図り、しかも、集積回
路チツプ間の信号遅延を低減して高速の信号処理
を可能とするようにしたものである。
本発明は、コンピユータや各種デイジタル信号
処理装置など高密度で実装された多数の集積回路
チツプを有する電子装置に関する。
処理装置など高密度で実装された多数の集積回路
チツプを有する電子装置に関する。
一般に、この種の電子装置では、集積回路チツ
プを高密度に、しかも、浮遊インダクタンスが小
さくなるように実装する為、フリツプ・チツプ・
ボンデイング法を採用している。
プを高密度に、しかも、浮遊インダクタンスが小
さくなるように実装する為、フリツプ・チツプ・
ボンデイング法を採用している。
従来のフリツプ・チツプ・ボンデイング法によ
れば、カード上に複数の集積回路チツプを平面
的、即ち、２次元的に配列してボンデイングを行
つている。
れば、カード上に複数の集積回路チツプを平面
的、即ち、２次元的に配列してボンデイングを行
つている。
第５図は従来例を説明する為の要部斜面図を表
している。
している。
図に於いて、１はカード、２は集積回路チツ
プ、３は集積回路チツプ２間を結ぶ為にカード１
上に形成された配線をそれぞれ示している。
プ、３は集積回路チツプ２間を結ぶ為にカード１
上に形成された配線をそれぞれ示している。
第５図に見られる従来のカード・ユニツトでは
集積回路チツプ２が２次元的に配列されているの
で、カード１の面積は集積回路チツプ２の総面積
よりも必ず大きくなり、カード１上に存在する集
積回路チツプ２の数が多くなると、離れた集積回
路チツプ２間を接続した場合の配線が長くなり信
号の遅延が大になり、コンピユータや各種デイジ
タル信号処理装置などでは高速信号処理が不可能
になる。
集積回路チツプ２が２次元的に配列されているの
で、カード１の面積は集積回路チツプ２の総面積
よりも必ず大きくなり、カード１上に存在する集
積回路チツプ２の数が多くなると、離れた集積回
路チツプ２間を接続した場合の配線が長くなり信
号の遅延が大になり、コンピユータや各種デイジ
タル信号処理装置などでは高速信号処理が不可能
になる。
本発明は、極めて簡単な構成で集積回路チツプ
を高密度で実装することを可能にし、集積回路チ
ツプ間の信号遅延を低減させ、高速信号処理を可
能にした電子装置を提供する。
を高密度で実装することを可能にし、集積回路チ
ツプ間の信号遅延を低減させ、高速信号処理を可
能にした電子装置を提供する。
本発明一実施例を解説する為の第１図を借りて
説明する。
説明する。
本発明に依る電子装置では、複数の集積回路チ
ツプ２をカード１上に起立させ且つそのカード１
と対向する集積回路チツプ２の側面近傍をボンデ
イングすることに依り実装したカード・ユニツト
を備えてなる電子装置において、前記複数の集積
回路チツプ２は、配線モジユール４により、前記
カード１に対向していない側面同士が電気的に接
続されている構成を採つている。
ツプ２をカード１上に起立させ且つそのカード１
と対向する集積回路チツプ２の側面近傍をボンデ
イングすることに依り実装したカード・ユニツト
を備えてなる電子装置において、前記複数の集積
回路チツプ２は、配線モジユール４により、前記
カード１に対向していない側面同士が電気的に接
続されている構成を採つている。
このような手段を採ると、集積回路チツプ２は
３次元的に配列されるので従来技術に依る２次元
的な配列のものと比較すると実装の密度は著しく
向上し、しかも、集積回路チツプ２間の信号遅延
は低減されて高速の信号処理が可能である。
３次元的に配列されるので従来技術に依る２次元
的な配列のものと比較すると実装の密度は著しく
向上し、しかも、集積回路チツプ２間の信号遅延
は低減されて高速の信号処理が可能である。
第１図は本発明一実施例に於けるカード・ユニ
ツトの要部斜視図を表し、第５図に於いて用いた
記号と同記号は同部分を表すか或いは同じ意味を
持つものとする。
ツトの要部斜視図を表し、第５図に於いて用いた
記号と同記号は同部分を表すか或いは同じ意味を
持つものとする。
図に於いて、４は集積回路チツプ２の側面に設
けられた配線モジユールを示している。
けられた配線モジユールを示している。
本実施例が第５図に関して説明した従来のカー
ド・ユニツトと相違する点は、図からも明らかな
ように、集積回路チツプ２をカード１上に起立さ
せ３次元的に配列してボンデイングしてあり、ま
た、配列された集積回路チツプ２の側面には、そ
れら集積回路チツプ２間を接続する配線が形成さ
れている配線モジユール４が取り付けられている
ことである。
ド・ユニツトと相違する点は、図からも明らかな
ように、集積回路チツプ２をカード１上に起立さ
せ３次元的に配列してボンデイングしてあり、ま
た、配列された集積回路チツプ２の側面には、そ
れら集積回路チツプ２間を接続する配線が形成さ
れている配線モジユール４が取り付けられている
ことである。
第１図に見られる実施例が第５図について説明
した従来例に比較して集積回路チツプ２の実装密
度が向上していることは云うまでもなく、また、
同一数の集積回路チツプ２を実装した場合、平均
的にはほぼ実装密度の平方根に逆比例して集積回
路チツプ２間の信号遅延を改善できるので、この
点に関する本実施例の改善効果は顕著であり、し
かも、集積回路チツプ２に於ける側面のうち、カ
ード１に面していない側面には配線モジユール４
を取り付けることに依つて集積回路チツプ２間を
最短距離で結ぶのに大きく寄与することが可能と
なり、更に、集積回路チツプ２の一部を利用して
配線モジユール４間を接続することもできる。ま
たこの配線モジユール４を利用することにより、
起立させる集積回路チツプとして、多方面に端子
の設けられた集積回路チツプ（いわゆるクワツド
タイプ）にも対応することができる。
した従来例に比較して集積回路チツプ２の実装密
度が向上していることは云うまでもなく、また、
同一数の集積回路チツプ２を実装した場合、平均
的にはほぼ実装密度の平方根に逆比例して集積回
路チツプ２間の信号遅延を改善できるので、この
点に関する本実施例の改善効果は顕著であり、し
かも、集積回路チツプ２に於ける側面のうち、カ
ード１に面していない側面には配線モジユール４
を取り付けることに依つて集積回路チツプ２間を
最短距離で結ぶのに大きく寄与することが可能と
なり、更に、集積回路チツプ２の一部を利用して
配線モジユール４間を接続することもできる。ま
たこの配線モジユール４を利用することにより、
起立させる集積回路チツプとして、多方面に端子
の設けられた集積回路チツプ（いわゆるクワツド
タイプ）にも対応することができる。
第２図はカード・ユニツトの要部分解斜面図を
表し、第１図及び第５図に於いて用いた記号と同
記号は同部分を表すか或いは同じ意味を持つもの
とする。
表し、第１図及び第５図に於いて用いた記号と同
記号は同部分を表すか或いは同じ意味を持つもの
とする。
図に於いて、１Ａはカード１に於けるボンデイ
ング・パツド、２Ａは集積回路チツプ２に於ける
ボンデイング・パツド、４Ａは配線モジユール４
に於けるボンデイング・パツド、４Ｂは配線モジ
ユール４に於ける配線、５は半田材をそれぞれ示
している。
ング・パツド、２Ａは集積回路チツプ２に於ける
ボンデイング・パツド、４Ａは配線モジユール４
に於けるボンデイング・パツド、４Ｂは配線モジ
ユール４に於ける配線、５は半田材をそれぞれ示
している。
第３図は集積回路チツプ２をカード１に固着す
る場合を説明する為の要部分解側面図を表し、第
１図及び第２図及び第５図に於いて用いた記号と
同記号は同部分を表すか或いは同じ意味を持つも
のとする。
る場合を説明する為の要部分解側面図を表し、第
１図及び第２図及び第５図に於いて用いた記号と
同記号は同部分を表すか或いは同じ意味を持つも
のとする。
図では、左端の集積回路チツプ２は１枚のみで
カード１にボンデイングする状態を例示している
が、他は２枚を背中合せに貼着してからカード１
にボンデイングする状態を示している。尚、集積
回路チツプ２が１枚のみの場合は通常の信号用を
兼ねたボンデイング・パツド２Ａの他に保持用の
ボンデイング・パツド２Ｂが必要である。
カード１にボンデイングする状態を例示している
が、他は２枚を背中合せに貼着してからカード１
にボンデイングする状態を示している。尚、集積
回路チツプ２が１枚のみの場合は通常の信号用を
兼ねたボンデイング・パツド２Ａの他に保持用の
ボンデイング・パツド２Ｂが必要である。
さて、第２図及び第３図に於いて、カード１に
於けるボンデイング・パツド１Ａ、配線モジユー
ル４に於けるボンデイング・パツド４Ａなどには
必要に応じて半田材５を蒸着法にて付着させた
り、或いは、半田ボールなどの半田材５を付着さ
せておき、これ等の半田材５を用いて集積回路チ
ツプ２をカード１上に起立した状態で溶着固定
し、また、必要に応じて集積回路チツプ２に於け
るカード１に面していない側面に配線モジユール
４を溶着固定するものである。尚、カード１及び
配線モジユール４の材料としては、シリコン基
板、セラミツク基板、ポリイミドのフレキシブ
ル・ケーブル等を用いることができる。
於けるボンデイング・パツド１Ａ、配線モジユー
ル４に於けるボンデイング・パツド４Ａなどには
必要に応じて半田材５を蒸着法にて付着させた
り、或いは、半田ボールなどの半田材５を付着さ
せておき、これ等の半田材５を用いて集積回路チ
ツプ２をカード１上に起立した状態で溶着固定
し、また、必要に応じて集積回路チツプ２に於け
るカード１に面していない側面に配線モジユール
４を溶着固定するものである。尚、カード１及び
配線モジユール４の材料としては、シリコン基
板、セラミツク基板、ポリイミドのフレキシブ
ル・ケーブル等を用いることができる。
第４図は第１図乃至第３図に関して説明したカ
ード・ユニツトの複数を実装したボード・ユニツ
トの要部側面図を表し、第１図乃至第３図に於い
て用いた記号と同記号は同部分を表すか或いは同
じ意味を持つものとする。
ード・ユニツトの複数を実装したボード・ユニツ
トの要部側面図を表し、第１図乃至第３図に於い
て用いた記号と同記号は同部分を表すか或いは同
じ意味を持つものとする。
図に於いて、６はカード・ユニツトを搭載する
ボードを示している。
ボードを示している。
図では、二つのカード・ユニツトを背中合せに
してボード６を実装してある。尚、配線モジユー
ル４は省略してあり、また、カード・ユニツトを
ボード６に実装するのは従来の方法を適用して良
い。
してボード６を実装してある。尚、配線モジユー
ル４は省略してあり、また、カード・ユニツトを
ボード６に実装するのは従来の方法を適用して良
い。
本発明に依る電子装置では、集積回路チツプを
カード上に起立させ且つそのカードと対向する側
面近傍をボンデイングすることに依り実装したカ
ード・ユニツトを備える構成になつている。
カード上に起立させ且つそのカードと対向する側
面近傍をボンデイングすることに依り実装したカ
ード・ユニツトを備える構成になつている。
この構成に依ると、集積回路チツプは３次元的
に配列されるから、従来の２次元的な配列のもの
と比較すると実装密度は著しく向上し、また、集
積回路チツプ間の信号遅延も小さくなるから高速
の信号処理が可能となり、コンピユータやデイジ
タル信号処理装置として好適である。
に配列されるから、従来の２次元的な配列のもの
と比較すると実装密度は著しく向上し、また、集
積回路チツプ間の信号遅延も小さくなるから高速
の信号処理が可能となり、コンピユータやデイジ
タル信号処理装置として好適である。
第１図は本発明一実施例に於けるカード・ユニ
ツトの要部斜視図、第２図はカード・ユニツトの
要部分解斜面図、第３図は集積回路チツプをカー
ドに固着する場合を説明する為の要部分解側面
図、第４図はボード・ユニツトの要部側面図、第
５図は従来技術に依るカード・ユニツトの要部斜
面図をそれぞれ表している。 図に於いて、１はカード、２は集積回路チツ
プ、３は配線、４は配線モジユール、５は半田
材、６はボード、１Ａはカード１に於けるボンデ
イング・パツド、２Ａは集積回路チツプ２に於け
るボンデイング・パツド、４Ａは配線モジユール
４に於けるボンデイング・パツド、４Ｂは配線モ
ジユール４に於ける配線をそれぞれ示している。
ツトの要部斜視図、第２図はカード・ユニツトの
要部分解斜面図、第３図は集積回路チツプをカー
ドに固着する場合を説明する為の要部分解側面
図、第４図はボード・ユニツトの要部側面図、第
５図は従来技術に依るカード・ユニツトの要部斜
面図をそれぞれ表している。 図に於いて、１はカード、２は集積回路チツ
プ、３は配線、４は配線モジユール、５は半田
材、６はボード、１Ａはカード１に於けるボンデ
イング・パツド、２Ａは集積回路チツプ２に於け
るボンデイング・パツド、４Ａは配線モジユール
４に於けるボンデイング・パツド、４Ｂは配線モ
ジユール４に於ける配線をそれぞれ示している。
Claims (1)
- 【特許請求の範囲】 １ 複数の集積回路チツプをカード上に起立させ
且つそのカードと対向する側面近傍をボンデイン
グすることに依り実装したカード・ユニツトを備
えてなる電子装置であつて、 前記複数の集積回路チツプは、配線モジユール
により、前記カードに対向していない側面同士が
電気的に接続されていることを特徴とする電子装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15526185A JPS6216535A (ja) | 1985-07-16 | 1985-07-16 | 電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15526185A JPS6216535A (ja) | 1985-07-16 | 1985-07-16 | 電子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6216535A JPS6216535A (ja) | 1987-01-24 |
| JPH038110B2 true JPH038110B2 (ja) | 1991-02-05 |
Family
ID=15602047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15526185A Granted JPS6216535A (ja) | 1985-07-16 | 1985-07-16 | 電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6216535A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0715969B2 (ja) * | 1991-09-30 | 1995-02-22 | インターナショナル・ビジネス・マシーンズ・コーポレイション | マルチチツプ集積回路パツケージ及びそのシステム |
| US5362986A (en) * | 1993-08-19 | 1994-11-08 | International Business Machines Corporation | Vertical chip mount memory package with packaging substrate and memory chip pairs |
| US5502667A (en) * | 1993-09-13 | 1996-03-26 | International Business Machines Corporation | Integrated multichip memory module structure |
| US5561622A (en) * | 1993-09-13 | 1996-10-01 | International Business Machines Corporation | Integrated memory cube structure |
| US6573460B2 (en) | 2001-09-20 | 2003-06-03 | Dpac Technologies Corp | Post in ring interconnect using for 3-D stacking |
| US6573461B2 (en) | 2001-09-20 | 2003-06-03 | Dpac Technologies Corp | Retaining ring interconnect used for 3-D stacking |
| US6856010B2 (en) | 2002-12-05 | 2005-02-15 | Staktek Group L.P. | Thin scale outline package |
| US8703543B2 (en) * | 2009-07-14 | 2014-04-22 | Honeywell International Inc. | Vertical sensor assembly method |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5625256Y2 (ja) * | 1977-07-20 | 1981-06-15 | ||
| JPS5684385U (ja) * | 1979-11-30 | 1981-07-07 |
-
1985
- 1985-07-16 JP JP15526185A patent/JPS6216535A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6216535A (ja) | 1987-01-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |