JPH04291096A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04291096A JPH04291096A JP3057395A JP5739591A JPH04291096A JP H04291096 A JPH04291096 A JP H04291096A JP 3057395 A JP3057395 A JP 3057395A JP 5739591 A JP5739591 A JP 5739591A JP H04291096 A JPH04291096 A JP H04291096A
- Authority
- JP
- Japan
- Prior art keywords
- external terminal
- storage means
- terminal interface
- eprom
- nonvolatile storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Microcomputers (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、詳
しくは、例えば、ＭＣＵ（ｍｉｃｒｏ ｃｏｎｔｒｏｌ
ｌｅｒｕｎｉｔ ）等の分野に用いて好適な、内部配線
量を抑えた半導体装置に関する。
しくは、例えば、ＭＣＵ（ｍｉｃｒｏ ｃｏｎｔｒｏｌ
ｌｅｒｕｎｉｔ ）等の分野に用いて好適な、内部配線
量を抑えた半導体装置に関する。
【０００２】近年、マイクロコンピュータのシステム構
成として、マルチチップシステムによって構成されたシ
ステムを１チップ化した、例えば、ＭＣＵ等の半導体装
置が数多く開発されている。
成として、マルチチップシステムによって構成されたシ
ステムを１チップ化した、例えば、ＭＣＵ等の半導体装
置が数多く開発されている。
【０００３】これは、マルチチップシステムによって構
成されたシステムを１チップ化することにより、目的と
するシステムに対して部品点数を減らしてシステムコス
トを低減し、信頼性の向上、消費電力の低減等のメリッ
トを得るものである。
成されたシステムを１チップ化することにより、目的と
するシステムに対して部品点数を減らしてシステムコス
トを低減し、信頼性の向上、消費電力の低減等のメリッ
トを得るものである。
【０００４】ちなみに、４ビットマイクロコンピュータ
ではほとんどがＭＣＵとして家電製品等の制御回路に使
われており、８ビット、１６ビットの高機能ＭＣＵもＡ
Ｖ機器や、ＯＡ機器などの新しい応用分野に今後広く使
われていくものと思われる。
ではほとんどがＭＣＵとして家電製品等の制御回路に使
われており、８ビット、１６ビットの高機能ＭＣＵもＡ
Ｖ機器や、ＯＡ機器などの新しい応用分野に今後広く使
われていくものと思われる。
【０００５】
【従来の技術】従来のこの種の半導体装置としては、例
えば、全自動洗濯機や、掃除機等の家電製品の制御回路
に内蔵された１チップマイコンに代表される、ＭＣＵ等
のデバイスがある。
えば、全自動洗濯機や、掃除機等の家電製品の制御回路
に内蔵された１チップマイコンに代表される、ＭＣＵ等
のデバイスがある。
【０００６】このような半導体装置では、ＣＰＵ（ｃｅ
ｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ ）＋Ｒ
ＯＭ（ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）＋ＲＡＭ（
ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）＋周辺等
の複数のモジュールからなるマルチチップシステムによ
って構成されたシステムを１チップ化することにより構
成されており、システムが１チップ化されることにより
、複数のモジュール間で外部信号として処理されていた
信号が内部信号となり、処理速度の向上が図られる。
ｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ ）＋Ｒ
ＯＭ（ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）＋ＲＡＭ（
ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）＋周辺等
の複数のモジュールからなるマルチチップシステムによ
って構成されたシステムを１チップ化することにより構
成されており、システムが１チップ化されることにより
、複数のモジュール間で外部信号として処理されていた
信号が内部信号となり、処理速度の向上が図られる。
【０００７】一般に、ＣＰＵに対する動作制御のプログ
ラムは、前記ＲＯＭ内に格納されるが、最近ではよりよ
い製品を提供するために細かなバージョンアップに伴う
プログラム変更が多くなってきており、ＲＯＭにはマス
クＲＯＭではなく、例えば、ＥＰＲＯＭ（ｅｒａｓａｂ
ｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）に代表され
るような書き込み可能な不揮発性メモリを用いており、
これによってプログラムの書き込み処理時間の短縮化が
図られている。
ラムは、前記ＲＯＭ内に格納されるが、最近ではよりよ
い製品を提供するために細かなバージョンアップに伴う
プログラム変更が多くなってきており、ＲＯＭにはマス
クＲＯＭではなく、例えば、ＥＰＲＯＭ（ｅｒａｓａｂ
ｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）に代表され
るような書き込み可能な不揮発性メモリを用いており、
これによってプログラムの書き込み処理時間の短縮化が
図られている。
【０００８】さらに、最近の市場では応用機器の軽薄短
小化に伴い、システムの簡素化と低コスト化とが求めら
れており、このため、ＭＣＵに内蔵されるＥＰＲＯＭも
搭載される応用機器に合わせて、汎用のＥＰＲＯＭから
不要な端子や、不要なモジュールを省き、カスタマイズ
化されたものとなっている。
小化に伴い、システムの簡素化と低コスト化とが求めら
れており、このため、ＭＣＵに内蔵されるＥＰＲＯＭも
搭載される応用機器に合わせて、汎用のＥＰＲＯＭから
不要な端子や、不要なモジュールを省き、カスタマイズ
化されたものとなっている。
【０００９】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体装置にあっては、ＣＰＵに対する動作
制御のプログラムを格納するために、カスタマイズ化さ
れたＥＰＲＯＭを内蔵する（以下、カスタマイズ化され
たＥＰＲＯＭを内蔵ＥＰＲＯＭという）という構成とな
っていたため、外部からＥＰＲＯＭライタ等により半導
体装置内の内蔵ＥＰＲＯＭに対してプログラムの書き込
み、及び読み出しを行う場合、書き込み、及び読み出し
が汎用のＥＰＲＯＭと同一形式で行うことができないと
いう問題点があった。
うな従来の半導体装置にあっては、ＣＰＵに対する動作
制御のプログラムを格納するために、カスタマイズ化さ
れたＥＰＲＯＭを内蔵する（以下、カスタマイズ化され
たＥＰＲＯＭを内蔵ＥＰＲＯＭという）という構成とな
っていたため、外部からＥＰＲＯＭライタ等により半導
体装置内の内蔵ＥＰＲＯＭに対してプログラムの書き込
み、及び読み出しを行う場合、書き込み、及び読み出し
が汎用のＥＰＲＯＭと同一形式で行うことができないと
いう問題点があった。
【００１０】そこで、外部から半導体装置内のＥＰＲＯ
Ｍにアクセスする場合、汎用のＥＰＲＯＭと同じ形式で
書き込み、及び読み出しができるように半導体装置の外
部端子インターフェースと内蔵ＥＰＲＯＭとの間を直接
接続する情報伝達路を設けることが考えられるが、内蔵
ＥＰＲＯＭに対して書き込み、及び読み出しを行うため
には、少なくともアドレスバスと、データバスとが必要
なため、これらすべてのバスを外部端子インターフェー
スと内蔵ＥＰＲＯＭとの間に配置すると、多大な配線領
域を必要とし、この結果、デバイス面積の増大によるコ
ストの上昇を招くという問題点があった。
Ｍにアクセスする場合、汎用のＥＰＲＯＭと同じ形式で
書き込み、及び読み出しができるように半導体装置の外
部端子インターフェースと内蔵ＥＰＲＯＭとの間を直接
接続する情報伝達路を設けることが考えられるが、内蔵
ＥＰＲＯＭに対して書き込み、及び読み出しを行うため
には、少なくともアドレスバスと、データバスとが必要
なため、これらすべてのバスを外部端子インターフェー
スと内蔵ＥＰＲＯＭとの間に配置すると、多大な配線領
域を必要とし、この結果、デバイス面積の増大によるコ
ストの上昇を招くという問題点があった。
【００１１】［目的］そこで本発明は、配線量を抑えつ
つ、書き込み可能な不揮発性メモリと外部端子インター
フェースとの間の情報伝達路を確保する半導体装置を提
供することを目的としている。
つ、書き込み可能な不揮発性メモリと外部端子インター
フェースとの間の情報伝達路を確保する半導体装置を提
供することを目的としている。
【００１２】
【課題を解決するための手段】本発明による半導体装置
は上記目的達成のため、システム内の共通伝達路となる
内部バスと、該内部バスに対するアドレス信号、及びデ
ータ信号の入出力を制御する複数のゲートデコーダと、
該複数のゲートデコーダにそれぞれ接続し、該ゲートデ
コーダを介して該内部バスに接続される複数のモジュー
ルとを備えた半導体装置において、前記モジュールは、
少なくとも前記システム内を制御する演算制御手段と、
該演算制御手段の動作のための所定情報を格納する書き
込み可能な不揮発性記憶手段と、該書き込み可能な不揮
発性記憶手段に対して外部から所定の情報の読み書きを
行うための外部端子インターフェースとを備え、該書き
込み可能な不揮発性記憶手段に対して読み書きを行う場
合、該書き込み可能な不揮発性記憶手段、及び該外部端
子インターフェース以外のモジュールに接続されるゲー
トデコーダと前記内部バスとの接続を切り離し、該内部
バスを介して該外部端子インターフェースと該書き込み
可能な不揮発性記憶手段とを接続するように構成してい
る。
は上記目的達成のため、システム内の共通伝達路となる
内部バスと、該内部バスに対するアドレス信号、及びデ
ータ信号の入出力を制御する複数のゲートデコーダと、
該複数のゲートデコーダにそれぞれ接続し、該ゲートデ
コーダを介して該内部バスに接続される複数のモジュー
ルとを備えた半導体装置において、前記モジュールは、
少なくとも前記システム内を制御する演算制御手段と、
該演算制御手段の動作のための所定情報を格納する書き
込み可能な不揮発性記憶手段と、該書き込み可能な不揮
発性記憶手段に対して外部から所定の情報の読み書きを
行うための外部端子インターフェースとを備え、該書き
込み可能な不揮発性記憶手段に対して読み書きを行う場
合、該書き込み可能な不揮発性記憶手段、及び該外部端
子インターフェース以外のモジュールに接続されるゲー
トデコーダと前記内部バスとの接続を切り離し、該内部
バスを介して該外部端子インターフェースと該書き込み
可能な不揮発性記憶手段とを接続するように構成してい
る。
【００１３】また、前記モジュールの１つとして外部か
らのクロック信号に基づいて各モジュールに多相クロッ
ク信号を供給するクロック発生部を備え、該書き込み可
能な不揮発性記憶手段に対して読み書きを行う場合、該
書き込み可能な不揮発性記憶手段、及び前記外部端子イ
ンターフェース以外のモジュールに接続される前記ゲー
トデコーダに対して該クロック発生部により供給する多
相クロックを全て停止して該ゲートデコーダをインアク
ティブ状態とすることにより該ゲートデコーダと前記内
部バスとの接続を切り離すように構成している。
らのクロック信号に基づいて各モジュールに多相クロッ
ク信号を供給するクロック発生部を備え、該書き込み可
能な不揮発性記憶手段に対して読み書きを行う場合、該
書き込み可能な不揮発性記憶手段、及び前記外部端子イ
ンターフェース以外のモジュールに接続される前記ゲー
トデコーダに対して該クロック発生部により供給する多
相クロックを全て停止して該ゲートデコーダをインアク
ティブ状態とすることにより該ゲートデコーダと前記内
部バスとの接続を切り離すように構成している。
【００１４】
【作用】本発明では、書き込み可能な不揮発性記憶手段
に対して読み書きが行われる場合、書き込み可能な不揮
発性記憶手段、及び外部端子インターフェース以外のモ
ジュールに接続されるゲートデコーダと内部バスとの接
続が切り離され、内部バスを介して外部端子インターフ
ェースと書き込み可能な不揮発性記憶手段とが接続され
る。
に対して読み書きが行われる場合、書き込み可能な不揮
発性記憶手段、及び外部端子インターフェース以外のモ
ジュールに接続されるゲートデコーダと内部バスとの接
続が切り離され、内部バスを介して外部端子インターフ
ェースと書き込み可能な不揮発性記憶手段とが接続され
る。
【００１５】すなわち、書き込み可能な不揮発性記憶手
段に対して読み書きが行われる場合、内部バスが外部端
子インターフェースと書き込み可能な不揮発性記憶手段
との間を直接接続する情報伝達路として用いられ、書き
込み可能な不揮発性記憶手段に対して読み書きが行われ
るための専用配線の配設が不要となり、配線量が抑えら
れつつ、書き込み可能な不揮発性メモリと外部端子イン
ターフェースとの間の情報伝達路が確保される。
段に対して読み書きが行われる場合、内部バスが外部端
子インターフェースと書き込み可能な不揮発性記憶手段
との間を直接接続する情報伝達路として用いられ、書き
込み可能な不揮発性記憶手段に対して読み書きが行われ
るための専用配線の配設が不要となり、配線量が抑えら
れつつ、書き込み可能な不揮発性メモリと外部端子イン
ターフェースとの間の情報伝達路が確保される。
【００１６】
【実施例】以下、本発明を図面に基づいて説明する。図
１，２は本発明に係る半導体装置の原理説明図である。
１，２は本発明に係る半導体装置の原理説明図である。
【００１７】まず、構成を説明する。半導体装置１は、
大別して、ＥＰＲＯＭ２、クロック発生部３、ＣＰＵ４
、外部端子インターフェース５、その他の周辺モジュー
ル６、内部バスである内部アドレス・データバス７、及
びゲートデコーダ２ａ〜６ａから構成されており、ＥＰ
ＲＯＭ２、クロック発生部３、ＣＰＵ４、外部端子イン
ターフェース５、その他の周辺モジュール６はそれぞれ
ゲートデコーダ２ａ〜６ａを介して内部アドレス・デー
タバス７に接続されている。
大別して、ＥＰＲＯＭ２、クロック発生部３、ＣＰＵ４
、外部端子インターフェース５、その他の周辺モジュー
ル６、内部バスである内部アドレス・データバス７、及
びゲートデコーダ２ａ〜６ａから構成されており、ＥＰ
ＲＯＭ２、クロック発生部３、ＣＰＵ４、外部端子イン
ターフェース５、その他の周辺モジュール６はそれぞれ
ゲートデコーダ２ａ〜６ａを介して内部アドレス・デー
タバス７に接続されている。
【００１８】なお、８はＥＰＲ０Ｍライタである。次に
図２に基づいて作用を説明する。まず、通常動作モード
時には、ＥＰＲＯＭ２内に格納されたプログラムに基づ
いてＣＰＵ４による処理が実行され、この場合の情報の
伝達はすべて内部アドレス・データバス７を介して行わ
れる。
図２に基づいて作用を説明する。まず、通常動作モード
時には、ＥＰＲＯＭ２内に格納されたプログラムに基づ
いてＣＰＵ４による処理が実行され、この場合の情報の
伝達はすべて内部アドレス・データバス７を介して行わ
れる。
【００１９】そして、ＥＰＲＯＭ２に外部からＥＰＲＯ
Ｍライタ８等により読み書きが行われる場合、動作モー
ドが通常動作モードからＥＰＲＯＭモードへと変わり、
ＥＰＲＯＭ２、及び外部端子インターフェース５以外の
モジュール、すなわち、クロック発生部３、ＣＰＵ４、
その他の周辺モジュール６に接続されるゲートデコーダ
３ａ，４ａ，６ａと内部アドレス・データバス７との接
続が切り離され、ＥＰＲＯＭ２と外部端子インターフェ
ース５とだけが内部アドレス・データバス７を介して接
続される。
Ｍライタ８等により読み書きが行われる場合、動作モー
ドが通常動作モードからＥＰＲＯＭモードへと変わり、
ＥＰＲＯＭ２、及び外部端子インターフェース５以外の
モジュール、すなわち、クロック発生部３、ＣＰＵ４、
その他の周辺モジュール６に接続されるゲートデコーダ
３ａ，４ａ，６ａと内部アドレス・データバス７との接
続が切り離され、ＥＰＲＯＭ２と外部端子インターフェ
ース５とだけが内部アドレス・データバス７を介して接
続される。
【００２０】すなわち、内部アドレス・データバス７が
ＥＰＲＯＭ２と外部端子インターフェース５との間を直
接接続するアドレスバス・データバスとして用いられ、
ＥＰＲＯＭ２に対して読み書きが行われるための専用配
線の配設が不要となり、配線量を抑えつつ、ＥＰＲＯＭ
２と外部端子インターフェース５との間の情報伝達路が
確保できる。
ＥＰＲＯＭ２と外部端子インターフェース５との間を直
接接続するアドレスバス・データバスとして用いられ、
ＥＰＲＯＭ２に対して読み書きが行われるための専用配
線の配設が不要となり、配線量を抑えつつ、ＥＰＲＯＭ
２と外部端子インターフェース５との間の情報伝達路が
確保できる。
【００２１】図３は本発明一実施例の半導体装置の全体
構成を示すブロック図、図４は図３の動作例を説明する
ためのブロック図である。なお、図３，４において、図
１，２に示した原理説明図に付された番号と同一番号は
同一部分を示す。
構成を示すブロック図、図４は図３の動作例を説明する
ためのブロック図である。なお、図３，４において、図
１，２に示した原理説明図に付された番号と同一番号は
同一部分を示す。
【００２２】本実施例ではＥＰＲＯＭ２に外部からＥＰ
ＲＯＭライタ８等により読み書きが行われる場合、すな
わち、動作モードが通常動作モードからＥＰＲＯＭモー
ドに変わる場合のクロック発生部３、ＣＰＵ４、その他
の周辺モジュール６に接続されるゲートデコーダ３ａ，
４ａ，６ａと内部アドレス・データバス７との接続が切
り離される制御を具体的に説明する。
ＲＯＭライタ８等により読み書きが行われる場合、すな
わち、動作モードが通常動作モードからＥＰＲＯＭモー
ドに変わる場合のクロック発生部３、ＣＰＵ４、その他
の周辺モジュール６に接続されるゲートデコーダ３ａ，
４ａ，６ａと内部アドレス・データバス７との接続が切
り離される制御を具体的に説明する。
【００２３】図３に示すように、クロック発生部３は、
図示しない半導体装置１の外部から供給されるクロック
信号に基づいて各モジュールに多相クロック信号を供給
するものである。
図示しない半導体装置１の外部から供給されるクロック
信号に基づいて各モジュールに多相クロック信号を供給
するものである。
【００２４】すなわち、図４に示すように、外部端子イ
ンターフェース５にＥＰＲＯＭ２に対して読み書きを行
うべくＥＰＲＯＭライタ８を接続すると、外部端子イン
ターフェース５からＥＰＲＯＭ２のゲートデコーダ２ａ
にＥＰＲＯＭモード信号が出力される。
ンターフェース５にＥＰＲＯＭ２に対して読み書きを行
うべくＥＰＲＯＭライタ８を接続すると、外部端子イン
ターフェース５からＥＰＲＯＭ２のゲートデコーダ２ａ
にＥＰＲＯＭモード信号が出力される。
【００２５】ＥＰＲＯＭモード信号が出力されると、内
部アドレス・データバス７の使用状態がチェックされ、
未使用状態であることが確認されると、ＥＰＲＯＭ２、
及び外部端子インターフェース５以外のモジュール、す
なわち、クロック発生部３、ＣＰＵ４、その他の周辺モ
ジュール６に接続されるゲートデコーダ３ａ，４ａ，６
ａに対してクロック発生部３から供給される多相クロッ
クが全て停止され、ゲートデコーダ３ａ，４ａ，６ａが
インアクティブ状態とされてゲートデコーダ３ａ，４ａ
，６ａと内部アドレス・データバス７との接続が切り離
される。
部アドレス・データバス７の使用状態がチェックされ、
未使用状態であることが確認されると、ＥＰＲＯＭ２、
及び外部端子インターフェース５以外のモジュール、す
なわち、クロック発生部３、ＣＰＵ４、その他の周辺モ
ジュール６に接続されるゲートデコーダ３ａ，４ａ，６
ａに対してクロック発生部３から供給される多相クロッ
クが全て停止され、ゲートデコーダ３ａ，４ａ，６ａが
インアクティブ状態とされてゲートデコーダ３ａ，４ａ
，６ａと内部アドレス・データバス７との接続が切り離
される。
【００２６】このように本実施例では、書き込み可能な
不揮発性記憶手段に対して読み書きを行う場合、内部バ
スを外部端子インターフェースと書き込み可能な不揮発
性記憶手段との間を直接接続する情報伝達路として用い
ることができ、書き込み可能な不揮発性記憶手段に対し
て読み書きを行うための専用配線の配設を不要とするこ
とができる。
不揮発性記憶手段に対して読み書きを行う場合、内部バ
スを外部端子インターフェースと書き込み可能な不揮発
性記憶手段との間を直接接続する情報伝達路として用い
ることができ、書き込み可能な不揮発性記憶手段に対し
て読み書きを行うための専用配線の配設を不要とするこ
とができる。
【００２７】したがって、配線量を抑えつつ、書き込み
可能な不揮発性メモリと外部端子インターフェースとの
間の情報伝達路を確保することができる。なお、上記実
施例は書き込み可能な不揮発性記憶手段としてＥＰＲＯ
Ｍを用いたものを例に採り説明したが、これに限らず、
書き込み可能な不揮発性記憶手段としては、他にも、例
えば、ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌ ｅｒａｓ
ａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅＲＯＭ ）等が考
えられる。
可能な不揮発性メモリと外部端子インターフェースとの
間の情報伝達路を確保することができる。なお、上記実
施例は書き込み可能な不揮発性記憶手段としてＥＰＲＯ
Ｍを用いたものを例に採り説明したが、これに限らず、
書き込み可能な不揮発性記憶手段としては、他にも、例
えば、ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌ ｅｒａｓ
ａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅＲＯＭ ）等が考
えられる。
【００２８】
【発明の効果】本発明では、書き込み可能な不揮発性記
憶手段に対して読み書きを行う場合、内部バスを外部端
子インターフェースと書き込み可能な不揮発性記憶手段
との間を直接接続する情報伝達路として用いることがで
き、書き込み可能な不揮発性記憶手段に対して読み書き
を行うための専用配線の配設を不要とすることができる
。
憶手段に対して読み書きを行う場合、内部バスを外部端
子インターフェースと書き込み可能な不揮発性記憶手段
との間を直接接続する情報伝達路として用いることがで
き、書き込み可能な不揮発性記憶手段に対して読み書き
を行うための専用配線の配設を不要とすることができる
。
【００２９】したがって、配線量を抑えつつ、書き込み
可能な不揮発性メモリと外部端子インターフェースとの
間の情報伝達路を確保することができる。
可能な不揮発性メモリと外部端子インターフェースとの
間の情報伝達路を確保することができる。
【図１】本発明の半導体装置の原理説明図である。
【図２】本発明の半導体装置の原理説明図である。
【図３】本発明一実施例の半導体装置の全体構成を示す
ブロック図である。
ブロック図である。
【図４】図３の動作例を説明するためのブロック図であ
る。
る。
１ 半導体装置
２ ＥＰＲＯＭ
２ａ ゲートデコーダ
３ クロック発生部
３ａ ゲートデコーダ
４ ＣＰＵ
４ａ ゲートデコーダ
５ 外部端子インターフェース
５ａ ゲートデコーダ
６ その他の周辺モジュール
６ａ ゲートデコーダ
７ 内部バス
８ ＥＰＲＯＭライタ
Claims (2)
- 【請求項１】 システム内の共通伝達路となる内部バ
スと、該内部バスに対するアドレス信号、及びデータ信
号の入出力を制御する複数のゲートデコーダと、該複数
のゲートデコーダにそれぞれ接続し、該ゲートデコーダ
を介して該内部バスに接続される複数のモジュールと、
を備えた半導体装置において、前記モジュールは、少な
くとも前記システム内を制御する演算制御手段と、該演
算制御手段の動作のための所定情報を格納する書き込み
可能な不揮発性記憶手段と、該書き込み可能な不揮発性
記憶手段に対して外部から所定の情報の読み書きを行う
ための外部端子インターフェースと、を備え、該書き込
み可能な不揮発性記憶手段に対して読み書きを行う場合
、該書き込み可能な不揮発性記憶手段、及び該外部端子
インターフェース以外のモジュールに接続されるゲート
デコーダと前記内部バスとの接続を切り離し、該内部バ
スを介して該外部端子インターフェースと該書き込み可
能な不揮発性記憶手段とを接続することを特徴とする半
導体装置。 - 【請求項２】 前記モジュールの１つとして外部から
のクロック信号に基づいて各モジュールに多相クロック
信号を供給するクロック発生部を備え、該書き込み可能
な不揮発性記憶手段に対して読み書きを行う場合、該書
き込み可能な不揮発性記憶手段、及び前記外部端子イン
ターフェース以外のモジュールに接続される前記ゲート
デコーダに対して該クロック発生部により供給する多相
クロックを全て停止して該ゲートデコーダをインアクテ
ィブ状態とすることにより該ゲートデコーダと前記内部
バスとの接続を切り離すことを特徴とする請求項１の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057395A JPH04291096A (ja) | 1991-03-20 | 1991-03-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057395A JPH04291096A (ja) | 1991-03-20 | 1991-03-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04291096A true JPH04291096A (ja) | 1992-10-15 |
Family
ID=13054440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3057395A Pending JPH04291096A (ja) | 1991-03-20 | 1991-03-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04291096A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008034690A (ja) * | 2006-07-31 | 2008-02-14 | Mitsumi Electric Co Ltd | 半導体集積回路装置 |
-
1991
- 1991-03-20 JP JP3057395A patent/JPH04291096A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008034690A (ja) * | 2006-07-31 | 2008-02-14 | Mitsumi Electric Co Ltd | 半導体集積回路装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10133498B2 (en) | Memory system having a plurality of types of memory chips and a memory controller for controlling the memory chips | |
| US7890690B2 (en) | System and method for dual-ported flash memory | |
| US5359717A (en) | Microprocessor arranged to access a non-multiplexed interface or a multiplexed peripheral interface | |
| US20020141238A1 (en) | Method and system for distributed power generation in multi-chip memory systems | |
| US4164786A (en) | Apparatus for expanding memory size and direct memory addressing capabilities of digital computer means | |
| CN108205393A (zh) | 用于半导体设备中的通信的系统和方法 | |
| CN1945741B (zh) | 半导体存储装置及具备该半导体存储装置的收发系统 | |
| JPH04291096A (ja) | 半導体装置 | |
| JPH04132087A (ja) | 半導体集積回路装置 | |
| US5307475A (en) | Slave controller utilizing eight least/most significant bits for accessing sixteen bit data words | |
| JP2974071B2 (ja) | メモリｉｃ | |
| JPH04293149A (ja) | 半導体装置 | |
| JPS6362778B2 (ja) | ||
| JP2767794B2 (ja) | マイクロコンピュータ | |
| JPS6211751B2 (ja) | ||
| KR0118343Y1 (ko) | 메모리카드 제어장치 | |
| JPS6235950A (ja) | メモリ間のデ−タ転送方式 | |
| JP4174272B2 (ja) | デバイス制御装置 | |
| JPH02214958A (ja) | プロセツサのポートを拡張するためにそのプロセツサへ結合される装置 | |
| JPH02214945A (ja) | 試験可能化信号を発生する試験モード可能化回路 | |
| JPH03278288A (ja) | 半導体集積回路装置 | |
| JPH07248964A (ja) | データ処理方法及びその装置並びに半導体集積回路装置 | |
| JPH0462653A (ja) | 電子計算機及び拡張デバイスモジュール | |
| JPH03167682A (ja) | マイクロコンピュータ | |
| JPS5821733B2 (ja) | ダイレクトメモリアクセス制御方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010724 |