JPH0429243B2 - - Google Patents
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- JPH0429243B2 JPH0429243B2 JP62309201A JP30920187A JPH0429243B2 JP H0429243 B2 JPH0429243 B2 JP H0429243B2 JP 62309201 A JP62309201 A JP 62309201A JP 30920187 A JP30920187 A JP 30920187A JP H0429243 B2 JPH0429243 B2 JP H0429243B2
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- JP
- Japan
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- transistor
- gate
- transistors
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- drain
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- 238000010586 diagram Methods 0.000 description 3
- 238000003384 imaging method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
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- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、差動出力回路に関するものであり、
特に入力ダイナミツクレンジの大きい差動出力回
路の構成に関するものである。
特に入力ダイナミツクレンジの大きい差動出力回
路の構成に関するものである。
（従来の技術）
従来、差動出力回路として第３図に示すものが
公知である。
公知である。
この従来回路において、ドライバーMOSトラ
ンジスタ１と負荷MOSトランジスタ２の共通の
閾値をもつデプレシヨン（Ｄ）タイプのものと
し、かつそのゲート幅Ｗとゲート長Ｌの比Ｗ／Ｌ
を等しくすれば、出力VOUTは VOUT＝ｍ（V2−V1） ……(1) となつてＤタイプMOSトランジスタ１，２の閾
値に依存しなくなる。但し、ｍはトランジスタ
１，２の印加電圧に対するゲートの変調度であ
り、いまこの２つのトランジスタ１，２につき共
通の値をもつものとしている（通常ｍ＝約0.8）。
ンジスタ１と負荷MOSトランジスタ２の共通の
閾値をもつデプレシヨン（Ｄ）タイプのものと
し、かつそのゲート幅Ｗとゲート長Ｌの比Ｗ／Ｌ
を等しくすれば、出力VOUTは VOUT＝ｍ（V2−V1） ……(1) となつてＤタイプMOSトランジスタ１，２の閾
値に依存しなくなる。但し、ｍはトランジスタ
１，２の印加電圧に対するゲートの変調度であ
り、いまこの２つのトランジスタ１，２につき共
通の値をもつものとしている（通常ｍ＝約0.8）。
（発明が解決しようとする問題点）
しかしながら、このような従来回路では、入力
のダイナミツクレンジが限られてしまうという欠
点がある。
のダイナミツクレンジが限られてしまうという欠
点がある。
すなわち、接地側のMOSトランジスタ２に注
目すると、ゲートにV1の電圧が印加されている
ときゲート下に出来るポテンシヤル井戸は、 VPW＋mV1 VPW：ＤタイプMOSトランジスタ２のゲート
印加電圧が０のときのポテンシヤル井戸 となるが、出力VOUTがこの井戸の値により小さ
くなると正常動作は保証されない。従つて、 VOUT＞VPW＋mV1… (2) で定まる出力VOUTの範囲、つまり(2)式に(1)式の
VOUTを代入して、 V2／２−VPW／2m＞V1 ……(3) で定まる入力電圧V1の範囲でしか正常動作が保
証されない。
目すると、ゲートにV1の電圧が印加されている
ときゲート下に出来るポテンシヤル井戸は、 VPW＋mV1 VPW：ＤタイプMOSトランジスタ２のゲート
印加電圧が０のときのポテンシヤル井戸 となるが、出力VOUTがこの井戸の値により小さ
くなると正常動作は保証されない。従つて、 VOUT＞VPW＋mV1… (2) で定まる出力VOUTの範囲、つまり(2)式に(1)式の
VOUTを代入して、 V2／２−VPW／2m＞V1 ……(3) で定まる入力電圧V1の範囲でしか正常動作が保
証されない。
本発明は上記に鑑みなされたもので、広い入力
ダイナミツクレンジが取れる差動出力回路を提供
することを目的とする。
ダイナミツクレンジが取れる差動出力回路を提供
することを目的とする。
（問題点を解決するための手段）
本発明は、４個のMOSトランジスタを備え、
第１および第３のトランジスタは共通の閾値を有
するデプレシヨンタイプのトランジスタであり、
第２および第４のトランジスタは共通の閾値を有
するエンハンスメントタイプのトランジスタであ
つて、第１のトランジスタのソースおよび第３の
トランジスタのソースは共通の電源に接続され、
第２のトランジスタのドレインおよび第４のトラ
ンジスタのドレインは接地され、第１のトランジ
スタのドレインと第２のトランジスタのソースは
共通化されて、ここに発生する電圧が第２トラン
ジスタのゲートおよび第４のトランジスタのゲー
トに印加され、第１のトランジスタのゲートは第
１の入力端子をなし、第３のトランジスタのゲー
トは第２の入力端子をなし、第３のトランジスタ
のドレインと第４のトランジスタのソースは共通
化されて出力端子をなし、これら第１から第４ま
での４つのトランジスタのゲート幅Ｗとゲート長
Ｌとの比Ｗ／Ｌをそれぞれ（Ｗ／Ｌ）1，（Ｗ／Ｌ）
2，（Ｗ／Ｌ）3，（Ｗ／Ｌ）4とし、かつ各トランジ
スタゲートの印加電圧に対するポテンシヤル井戸
の変調度をｍとすると、 の関係をみたしている差動出力回路を提供するも
のである。
第１および第３のトランジスタは共通の閾値を有
するデプレシヨンタイプのトランジスタであり、
第２および第４のトランジスタは共通の閾値を有
するエンハンスメントタイプのトランジスタであ
つて、第１のトランジスタのソースおよび第３の
トランジスタのソースは共通の電源に接続され、
第２のトランジスタのドレインおよび第４のトラ
ンジスタのドレインは接地され、第１のトランジ
スタのドレインと第２のトランジスタのソースは
共通化されて、ここに発生する電圧が第２トラン
ジスタのゲートおよび第４のトランジスタのゲー
トに印加され、第１のトランジスタのゲートは第
１の入力端子をなし、第３のトランジスタのゲー
トは第２の入力端子をなし、第３のトランジスタ
のドレインと第４のトランジスタのソースは共通
化されて出力端子をなし、これら第１から第４ま
での４つのトランジスタのゲート幅Ｗとゲート長
Ｌとの比Ｗ／Ｌをそれぞれ（Ｗ／Ｌ）1，（Ｗ／Ｌ）
2，（Ｗ／Ｌ）3，（Ｗ／Ｌ）4とし、かつ各トランジ
スタゲートの印加電圧に対するポテンシヤル井戸
の変調度をｍとすると、 の関係をみたしている差動出力回路を提供するも
のである。
（作用）
前述のように、従来回路では出力VOUTをポテ
ンシヤル井戸VPWに依存させないために２つのＤ
タイプMOSトランジスタの形状比Ｗ／Ｌを等し
くとつてのおり、その場合電圧利得は(1)式に示さ
れるように変調度ｍに等しくなる。その場合、正
常動作が保証されるためには出力VOUTがＤタイ
プ負荷トランジスタのポテンシヤル井戸より大き
くなければならず、その結果、第１の入力V1の
ダイナミツクレンジは(3)式に示すように第２の入
力V2の半分以下となる。
ンシヤル井戸VPWに依存させないために２つのＤ
タイプMOSトランジスタの形状比Ｗ／Ｌを等し
くとつてのおり、その場合電圧利得は(1)式に示さ
れるように変調度ｍに等しくなる。その場合、正
常動作が保証されるためには出力VOUTがＤタイ
プ負荷トランジスタのポテンシヤル井戸より大き
くなければならず、その結果、第１の入力V1の
ダイナミツクレンジは(3)式に示すように第２の入
力V2の半分以下となる。
これに対し、本発明に従い上記のように構成す
ると、後述するように出力VOUTがポテンシヤル
井戸VPWに依存しなくなると共に、電圧利得は変
調度ｍとほぼ同じになるものの、正常動作が保証
されるために出力VOUTがより大きくなければな
らない第４のトランジスタのポテンシヤル井戸を
小さくできるようになるため、第１の入力V1の
ダイナミツクレンジを大きくとることが可能とな
る。
ると、後述するように出力VOUTがポテンシヤル
井戸VPWに依存しなくなると共に、電圧利得は変
調度ｍとほぼ同じになるものの、正常動作が保証
されるために出力VOUTがより大きくなければな
らない第４のトランジスタのポテンシヤル井戸を
小さくできるようになるため、第１の入力V1の
ダイナミツクレンジを大きくとることが可能とな
る。
（実施例）
以下、本発明の一実施例を第１図を参照して説
明する。
明する。
Ｎチヤネル型のMOSトランジスタにより構成
する場合を想定すると、トランジスタ３およびト
ランジスタ５のソースを共通の電源VDDに接続
し、トランジスタ４およびトランジスタ６のドレ
インの共通の接地端子に接続し、トランジスタ３
のドレインとトランジスタ４のソースを共通化し
て、ここに発生する電圧V0をトランジスタ４の
ゲートおよびトランジスタ６のゲートに印加す
る。トランジスタ３のゲートを第１の入力端子
（入力電圧V1）とし、トランジスタ５のゲートを
第２の入力端子（入力電圧V2）とし、トランジ
スタ５のドレインとトランジスタ６のソースを共
通化して出力端子（出力電圧VOUT）とする。
する場合を想定すると、トランジスタ３およびト
ランジスタ５のソースを共通の電源VDDに接続
し、トランジスタ４およびトランジスタ６のドレ
インの共通の接地端子に接続し、トランジスタ３
のドレインとトランジスタ４のソースを共通化し
て、ここに発生する電圧V0をトランジスタ４の
ゲートおよびトランジスタ６のゲートに印加す
る。トランジスタ３のゲートを第１の入力端子
（入力電圧V1）とし、トランジスタ５のゲートを
第２の入力端子（入力電圧V2）とし、トランジ
スタ５のドレインとトランジスタ６のソースを共
通化して出力端子（出力電圧VOUT）とする。
トランジスタ３とトランジスタ５は共に共通の
閾値を有するＤタイプのMOSトランジスタであ
り、このＤタイプトランジスタのゲート印加電圧
が０のときのポテンシヤル井戸をVPWとする。ま
た、トランジスタ４とトランジスタ６は共通の閾
値Vthを有するエンハンスメントタイプのMOSト
ランジスタである。
閾値を有するＤタイプのMOSトランジスタであ
り、このＤタイプトランジスタのゲート印加電圧
が０のときのポテンシヤル井戸をVPWとする。ま
た、トランジスタ４とトランジスタ６は共通の閾
値Vthを有するエンハンスメントタイプのMOSト
ランジスタである。
ここで、これら４つのトランジスタ３〜６のゲ
ート幅Ｗ、ゲート長Ｌの比をそれぞれ （Ｗ／Ｌ）3，（Ｗ／Ｌ）4，（Ｗ／Ｌ）5， （Ｗ／Ｌ）6 とし、各々のゲート印加電圧に対するポテンシヤ
ル井戸の変調度をｍとして、 を満たすように（Ｗ／Ｌ）3〜（Ｗ／Ｌ）6を設定す
る。つまり、 とおくと、 G1＝１＋Ｇ ……(6) を満たすように（Ｗ／Ｌ）3〜（Ｗ／Ｌ）6を定め
る。
ート幅Ｗ、ゲート長Ｌの比をそれぞれ （Ｗ／Ｌ）3，（Ｗ／Ｌ）4，（Ｗ／Ｌ）5， （Ｗ／Ｌ）6 とし、各々のゲート印加電圧に対するポテンシヤ
ル井戸の変調度をｍとして、 を満たすように（Ｗ／Ｌ）3〜（Ｗ／Ｌ）6を設定す
る。つまり、 とおくと、 G1＝１＋Ｇ ……(6) を満たすように（Ｗ／Ｌ）3〜（Ｗ／Ｌ）6を定め
る。
次に、この実施例の作用を説明する。
トランジスタ３とトランジスタ４の回路では、
電圧V0はトランジスタ４の閾値Vthに達するまで
はトランジスタ３のポテンシヤル井戸VPWによつ
て決まり、V0＝mV1＋VPWとなる。このとき、
トランジスタ５とトランジスタ６の回路では、電
圧V0がトランジスタ６の閾値Vthに達していない
ので、出力VOUTはトランジスタ５ポテンシヤル
井戸VPWによつて決まり、 VOUT＝mV2＋VPWとなる。
電圧V0はトランジスタ４の閾値Vthに達するまで
はトランジスタ３のポテンシヤル井戸VPWによつ
て決まり、V0＝mV1＋VPWとなる。このとき、
トランジスタ５とトランジスタ６の回路では、電
圧V0がトランジスタ６の閾値Vthに達していない
ので、出力VOUTはトランジスタ５ポテンシヤル
井戸VPWによつて決まり、 VOUT＝mV2＋VPWとなる。
電圧V0がトランジスタ４，６の閾値Vthを越え
ると、トランジスタ４，６はオン状態となる。こ
の状態において、トランジスタ３とトランジスタ
４回路では、 I3＝I4 ……(7) I3：トランジスタI3のドレイン電流 I4：トランジスタI4のドレイン電流 が成り立ち、 I3＝Ｋ（Ｗ／Ｌ）3［（mV1＋VPW）−V0］2… (8) I4＝Ｋ（Ｗ／Ｌ）4［ｍ（V0−Vth）］2… (9) Ｋ：定数 であるから、(7)式に(8)，(9)式を代入すると、 V0−（VPW＋mV1）＝−Ｇ（V0−Vth）… (10) が得られる。同様に、トランジスタ５とトランジ
スタ６の回路においては。
ると、トランジスタ４，６はオン状態となる。こ
の状態において、トランジスタ３とトランジスタ
４回路では、 I3＝I4 ……(7) I3：トランジスタI3のドレイン電流 I4：トランジスタI4のドレイン電流 が成り立ち、 I3＝Ｋ（Ｗ／Ｌ）3［（mV1＋VPW）−V0］2… (8) I4＝Ｋ（Ｗ／Ｌ）4［ｍ（V0−Vth）］2… (9) Ｋ：定数 であるから、(7)式に(8)，(9)式を代入すると、 V0−（VPW＋mV1）＝−Ｇ（V0−Vth）… (10) が得られる。同様に、トランジスタ５とトランジ
スタ６の回路においては。
VOUT−（VPW＋mV2）＝−G1（V0−Vth）… （11）
が得られる。(10)式を変形すると、
V0＝VPW＋mV1＋Ｇ・Vth／１＋Ｇ
∴V0−Vth＝VPW＋mV1−Vth／１＋Ｇ ……（12）
となり、この（12）式のV0−Vthと(6)式のG1を
（11）式に代入すると、 VOUT−VPW−mV2＝−VPW−mV1＋Vth ∴VOUT＝ｍ（V2−V1）＋Vth ……（13） となる。よつてこの差動出力回路の出力VOUTは、
Ｄタイプトランジスタ３，５のゲート印加電圧が
０のときのポテンシヤル井戸VPWのばらつきに影
響されない。
（11）式に代入すると、 VOUT−VPW−mV2＝−VPW−mV1＋Vth ∴VOUT＝ｍ（V2−V1）＋Vth ……（13） となる。よつてこの差動出力回路の出力VOUTは、
Ｄタイプトランジスタ３，５のゲート印加電圧が
０のときのポテンシヤル井戸VPWのばらつきに影
響されない。
また、この実施例における入力ダイナミツクレ
ンジは次の様になる。トランジスタ６のゲート下
のポテンシヤル井戸は ｍ（V0−Vth） であり、これは（12）式より ｍ（V0−Vth）＝ｍ・VPW＋mV1−Vth／１＋Ｇ であるから、正常動作が保証されるのは VOUT＞ｍ・VPW＋mV1−Vth／１＋Ｇ… （14） の範囲である。この（14）式に（13）式のVOUT
を代入すると、 ｍ（V2−V1）＋Vth＞ｍ・VPW＋mV1−Vth／１＋Ｇ ∴V1＜Ｇ＋１／Ｇ＋１＋ｍV2−１／Ｇ＋１＋ｍVPW＋１
／ｍ VTH… （15） となる。VPW，V2が与えられた時、Ｇを大きく設
定することにより、（15）式は近似的に V1＜V2 となり、第１の入力電圧V1が第２入力電圧V2に
ほぼ等しくなる範囲まで正常動作が保証されるこ
とになる。
ンジは次の様になる。トランジスタ６のゲート下
のポテンシヤル井戸は ｍ（V0−Vth） であり、これは（12）式より ｍ（V0−Vth）＝ｍ・VPW＋mV1−Vth／１＋Ｇ であるから、正常動作が保証されるのは VOUT＞ｍ・VPW＋mV1−Vth／１＋Ｇ… （14） の範囲である。この（14）式に（13）式のVOUT
を代入すると、 ｍ（V2−V1）＋Vth＞ｍ・VPW＋mV1−Vth／１＋Ｇ ∴V1＜Ｇ＋１／Ｇ＋１＋ｍV2−１／Ｇ＋１＋ｍVPW＋１
／ｍ VTH… （15） となる。VPW，V2が与えられた時、Ｇを大きく設
定することにより、（15）式は近似的に V1＜V2 となり、第１の入力電圧V1が第２入力電圧V2に
ほぼ等しくなる範囲まで正常動作が保証されるこ
とになる。
この実施例の応用例を第２図に示す。
これは、固体撮像装置において用いられる例で
あり、入力V1，V2として固体撮像素子の補償出
力と信号出力を入力して差動することにより、信
号出力にのるリセツトパルスの誘導成分を除去す
ることができる。この応用例では、補償出力の範
囲が従来の差動出力回路の場合に比べ大きくとれ
るという利点がある。
あり、入力V1，V2として固体撮像素子の補償出
力と信号出力を入力して差動することにより、信
号出力にのるリセツトパルスの誘導成分を除去す
ることができる。この応用例では、補償出力の範
囲が従来の差動出力回路の場合に比べ大きくとれ
るという利点がある。
以上説明しように本発明によれば、デイプレシ
ヨン形トランジスタのポテンシヤル井戸がばらつ
いても、入出力特性のオフセツトには影響せず、
かつ広い入力ダイナミツクレンジを取ることがで
きる差動出力回路を提供することができる。
ヨン形トランジスタのポテンシヤル井戸がばらつ
いても、入出力特性のオフセツトには影響せず、
かつ広い入力ダイナミツクレンジを取ることがで
きる差動出力回路を提供することができる。
第１図は本発明の差動出力回路の一実施例の回
路図、第２図は同実施例の応用例の回路図、第３
図は従来の差動出力回路の回路図である。 ３，５…デプレシヨンタイプMOSトランジス
タ、４，６…エンハンスメントタイプMOSトラ
ンジスタ。
路図、第２図は同実施例の応用例の回路図、第３
図は従来の差動出力回路の回路図である。 ３，５…デプレシヨンタイプMOSトランジス
タ、４，６…エンハンスメントタイプMOSトラ
ンジスタ。
Claims (1)
- 【特許請求の範囲】 １ ４個のMOSトランジスタを備え、第１およ
び第３のトランジスタは共通の閾値を有するデプ
レシヨンタイプのトランジスタであり、第２およ
び第４のトランジスタは共通の閾値を有するエン
ハンスメントタイプのトランジスタであつて、第
１のトランジスタのソースおよび第３のトランジ
スタのソースは共通の電源に接続され、第２のト
ランジスタのドレインおよび第４のトランジスタ
のドレインは接地され、第１のトランジスタのド
レインと第２のトランジスタのソースは共通化さ
れて、ここに発生する電圧が第２のトランジスタ
のゲートおよび第４のトランジスタのゲートに印
加され、第１のトランジスタのゲートは第１の入
力端子をなし、第３のトランジスタのゲートは第
２の入力端子をなし、第３のトランジスタのドレ
インと第４のトランジスタのソースは共通化され
て出力端子をなし、これら第１から第４までの４
つのトランジスタのゲート幅Ｗとゲート長Ｌとの
比Ｗ／Ｌをそれぞれ（Ｗ／Ｌ）1，（Ｗ／Ｌ）2，
（Ｗ／Ｌ）3，（Ｗ／Ｌ）4とし、かつ各トランジスタ
のゲートの印加電圧に対するポテンシヤル井戸の
変調度をｍとすると、 の関係をみたしている差動出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62309201A JPH01149604A (ja) | 1987-12-07 | 1987-12-07 | 差動出力回路 |
| AU11299/88A AU585745B2 (en) | 1987-02-05 | 1988-02-04 | Heat-shrinkable laminated film and process for producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62309201A JPH01149604A (ja) | 1987-12-07 | 1987-12-07 | 差動出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01149604A JPH01149604A (ja) | 1989-06-12 |
| JPH0429243B2 true JPH0429243B2 (ja) | 1992-05-18 |
Family
ID=17990147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62309201A Granted JPH01149604A (ja) | 1987-02-05 | 1987-12-07 | 差動出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01149604A (ja) |
-
1987
- 1987-12-07 JP JP62309201A patent/JPH01149604A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01149604A (ja) | 1989-06-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |