JPH042977B2 - - Google Patents
Info
- Publication number
- JPH042977B2 JPH042977B2 JP13422786A JP13422786A JPH042977B2 JP H042977 B2 JPH042977 B2 JP H042977B2 JP 13422786 A JP13422786 A JP 13422786A JP 13422786 A JP13422786 A JP 13422786A JP H042977 B2 JPH042977 B2 JP H042977B2
- Authority
- JP
- Japan
- Prior art keywords
- main memory
- pipeline
- access
- data
- asr
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Advance Control (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
〔概要〕
アクセスタイムの異なる複数個の主記憶装置
（MS）の内の１個を接続する機能を備えた計算
機システムにおいて、該接続する主記憶装置
（MS）のアクセスタイムに対応して、該計算機
システム内に設けられている主記憶アクセスパイ
プライン（SR，ASR，…）の途中の段数を増減
させる手段を設けることにより、該主記憶アクセ
スパイプライン（SR，ASR，…）の後段での信
号取り出しタイミング位置を固定に保つようにし
たものである。
（MS）の内の１個を接続する機能を備えた計算
機システムにおいて、該接続する主記憶装置
（MS）のアクセスタイムに対応して、該計算機
システム内に設けられている主記憶アクセスパイ
プライン（SR，ASR，…）の途中の段数を増減
させる手段を設けることにより、該主記憶アクセ
スパイプライン（SR，ASR，…）の後段での信
号取り出しタイミング位置を固定に保つようにし
たものである。
本発明は、アクセスタイムの異なる複数個の主
記憶装置（MS）の内の１個と接続する機能を備
えた計算機システムにおける主記憶制御方式に係
り、特に、主記憶アクセスパイプラインの構成法
に関する。
記憶装置（MS）の内の１個と接続する機能を備
えた計算機システムにおける主記憶制御方式に係
り、特に、主記憶アクセスパイプラインの構成法
に関する。
最近の半導体技術の著しい進歩に伴つて、記憶
装置のアクセスタイムは日進月歩で短縮されてい
る。一方、アクセスタイムを固定すると、コスト
が低下していく動向にある。
装置のアクセスタイムは日進月歩で短縮されてい
る。一方、アクセスタイムを固定すると、コスト
が低下していく動向にある。
従つて、計算機システムの要求に応じて、アク
セスタイムの短い記憶装置か、或いはアクセスタ
イムは長くても良いが低コストの記憶装置を適宜
選択して接続できることが必要となる。
セスタイムの短い記憶装置か、或いはアクセスタ
イムは長くても良いが低コストの記憶装置を適宜
選択して接続できることが必要となる。
通常、主記憶制御装置には、主記憶アクセスパ
イプラインとして、ソースレジスタパイプライ
ン、アドレスパイプライン、データパイプライ
ン、エラーパイプライン等が備えられていて、ソ
ースレジスタパイプライン（SR）では、今アク
セスされたフエツチ、或いはストアのアクセス元
の装置名、フアンクシヨン（FC）（フエツチ、プ
リフエツチ、ストア、キーストア、キーリード
等）、データID（第何番目のデータかを示す情報）
を含んでおり、アドレスパイプラインはアドレス
を、データパイプラインはデータ等を、該アクセ
スが終了する迄、各パイプライン中に保持してお
き、必要な段から必要な制御情報を取り出しすこ
とにより、それぞれのフアンクシヨン（FC）、ア
クセス元等に応じた制御が行われている。
イプラインとして、ソースレジスタパイプライ
ン、アドレスパイプライン、データパイプライ
ン、エラーパイプライン等が備えられていて、ソ
ースレジスタパイプライン（SR）では、今アク
セスされたフエツチ、或いはストアのアクセス元
の装置名、フアンクシヨン（FC）（フエツチ、プ
リフエツチ、ストア、キーストア、キーリード
等）、データID（第何番目のデータかを示す情報）
を含んでおり、アドレスパイプラインはアドレス
を、データパイプラインはデータ等を、該アクセ
スが終了する迄、各パイプライン中に保持してお
き、必要な段から必要な制御情報を取り出しすこ
とにより、それぞれのフアンクシヨン（FC）、ア
クセス元等に応じた制御が行われている。
例えば、キヤツシユメモリを備えた計算機シス
テムにおいては、主記憶装置（MS）からムーブ
インしたデータをキヤツシユメモリに格納する必
要があり、該主記憶アドレスを、該ムーブインデ
ータが得られる迄保持しておく必要がある。
テムにおいては、主記憶装置（MS）からムーブ
インしたデータをキヤツシユメモリに格納する必
要があり、該主記憶アドレスを、該ムーブインデ
ータが得られる迄保持しておく必要がある。
又、複数個の中央処理装置（CPU０，１，…）
を備えた計算機システムにおいては、アクセス結
果をアクセス元に返送する為に、装置名、フアン
クシヨン（FC）情報等を、該アクセス結果が得
られる迄保持しておく必要がある。
を備えた計算機システムにおいては、アクセス結
果をアクセス元に返送する為に、装置名、フアン
クシヨン（FC）情報等を、該アクセス結果が得
られる迄保持しておく必要がある。
又、特定のバンクに対するアクセスが輻輳する
場合には、データを、少なくとも１サイクル待ち
合わせる為に、アクセスデータを保持しておく必
要がある。
場合には、データを、少なくとも１サイクル待ち
合わせる為に、アクセスデータを保持しておく必
要がある。
この為、該計算機システムに接続される主記憶
装置（MS）のアクセスタイムの長短に対して
は、当該主記憶アクセスパイプラインの後段の任
意の段から、上記保持されている情報を取り出す
ことにより対処することになるが、複数個のアク
セスタイムに応じて取り出す選択回路を設けるこ
とは、ハードウエア量の増加を招く問題があり、
効果的な対応策が待たれていた。
装置（MS）のアクセスタイムの長短に対して
は、当該主記憶アクセスパイプラインの後段の任
意の段から、上記保持されている情報を取り出す
ことにより対処することになるが、複数個のアク
セスタイムに応じて取り出す選択回路を設けるこ
とは、ハードウエア量の増加を招く問題があり、
効果的な対応策が待たれていた。
第３図は従来の主記憶アクセスパイプラインの
構成例の概略を示した図である。
構成例の概略を示した図である。
ここでは、説明の便宜上、ソースレジスタパイ
プライン（SR，ASR）を例にして、従来の選択
回路を説明する。
プライン（SR，ASR）を例にして、従来の選択
回路を説明する。
先ず、ソースレジスタパイプライン（SR／
ASR）１には、前述のように、装置名（自系の
CPU０，１，CHP、他系のCPU０，１，CHP）、
アクセスフアンクシヨン（FC）（リード／ライ
ト／…）、データID（第何番目のデータを示す識
別子）、等のデータが投入されており、デコーダ
（DEC1）１１ａにおいて装置種別を出力し、デ
コーダ（DEC2）１１ｂにおいて、フアンクシヨ
ン（FC）の種別を出力し、デコーダ（DEC3）１
１ｃにおいて、データID1，2，…を出力する。
ASR）１には、前述のように、装置名（自系の
CPU０，１，CHP、他系のCPU０，１，CHP）、
アクセスフアンクシヨン（FC）（リード／ライ
ト／…）、データID（第何番目のデータを示す識
別子）、等のデータが投入されており、デコーダ
（DEC1）１１ａにおいて装置種別を出力し、デ
コーダ（DEC2）１１ｂにおいて、フアンクシヨ
ン（FC）の種別を出力し、デコーダ（DEC3）１
１ｃにおいて、データID1，2，…を出力する。
そして、アンド回路１１ｄ，…において、例え
ば、 CPU０、リード、データID1 …… CPU１、ライト、データID2 …… 〓 他系CDU０、リード、データID1 …… CPU１、ライト、データID2 …… 〓 と云つた、ストアアクセスが終了したことを通知
する信号、、フエツチデータが送られること
を通知する信号、等の制御信号が生成され、
アクセスタイムに応じて、何れかの段からの信号
を選択する選択回路１１ｇを介して、それぞれの
装置に送出される。
ば、 CPU０、リード、データID1 …… CPU１、ライト、データID2 …… 〓 他系CDU０、リード、データID1 …… CPU１、ライト、データID2 …… 〓 と云つた、ストアアクセスが終了したことを通知
する信号、、フエツチデータが送られること
を通知する信号、等の制御信号が生成され、
アクセスタイムに応じて、何れかの段からの信号
を選択する選択回路１１ｇを介して、それぞれの
装置に送出される。
若し、当該計算機システムが、２個の主記憶制
御装置を備えた二重化システムであると、他系の
主記憶装置（MS）に対応して、同じ選択回路を
備えてはいるが、パイプラインは段数の異なる主
記憶アクセスパイプライン（ASR）１で構成さ
れる。
御装置を備えた二重化システムであると、他系の
主記憶装置（MS）に対応して、同じ選択回路を
備えてはいるが、パイプラインは段数の異なる主
記憶アクセスパイプライン（ASR）１で構成さ
れる。
本図においては、３種類のアクセスタイムを前
提とした選択回路を示したが、この選択対象とな
るアクセスタイムの種類が増加すると、本図に示
した選択回路は、益々大きくなり、ハードウエア
量が大きくなると云う問題があつた。
提とした選択回路を示したが、この選択対象とな
るアクセスタイムの種類が増加すると、本図に示
した選択回路は、益々大きくなり、ハードウエア
量が大きくなると云う問題があつた。
又、上記選択信号を生成する論理条件が多くな
ると、該選択回路の構成は、更に複雑になり、ハ
ードウエアは更に増大すると云う問題があつた。
ると、該選択回路の構成は、更に複雑になり、ハ
ードウエアは更に増大すると云う問題があつた。
本発明は上記従来の欠点に鑑み、少ないハード
ウエアで、アクセスタイムの異なる記憶装置を接
続する為の主記憶制御方式、特に主記憶アクセス
パイプラインの構成法を提供することを目的とす
るものである。
ウエアで、アクセスタイムの異なる記憶装置を接
続する為の主記憶制御方式、特に主記憶アクセス
パイプラインの構成法を提供することを目的とす
るものである。
第１図は本発明の主記憶制御方式の原理ブロツ
ク図である。
ク図である。
本発明においては、アクセスタイムの異なる複
数個の主記憶装置（MS）の内の１個を、選択的
に接続する機能を備えた計算機システムにおい
て、該接続する主記憶装置（MS）のアクセスタ
イムに対応して、該計算機システム内に設けられ
ている主記憶アクセスパイプライン（SR，
ASR，…）１の途中の段数を増減させる手段１
２を設け、該主記憶アクセスパイプライン（SR，
ASR，…）１の後段での制御信号取り出しタイ
ミング位置を固定に保つように構成する。
数個の主記憶装置（MS）の内の１個を、選択的
に接続する機能を備えた計算機システムにおい
て、該接続する主記憶装置（MS）のアクセスタ
イムに対応して、該計算機システム内に設けられ
ている主記憶アクセスパイプライン（SR，
ASR，…）１の途中の段数を増減させる手段１
２を設け、該主記憶アクセスパイプライン（SR，
ASR，…）１の後段での制御信号取り出しタイ
ミング位置を固定に保つように構成する。
即ち、本発明によれば、アクセスタイムの異な
る複数個の主記憶装置（MS）の内の１個を接続
する機能を備えた計算機システムにおいて、該接
続する主記憶装置（MS）のアクセスタイムに対
応して、該計算機システム内に設けられている主
記憶アクセスパイプライン（SR，ASR，…）の
途中の段数を増減させる手段を設けることによ
り、該主記憶アクセスパイプライン（SR，
ASR，…）の後段での信号取り出しタイミング
位置を固定に保つようにしたものであるので、
個々の制御信号毎に選択回路を設ける必要がなく
なり、ハードウエア量を削減できる効果がある。
る複数個の主記憶装置（MS）の内の１個を接続
する機能を備えた計算機システムにおいて、該接
続する主記憶装置（MS）のアクセスタイムに対
応して、該計算機システム内に設けられている主
記憶アクセスパイプライン（SR，ASR，…）の
途中の段数を増減させる手段を設けることによ
り、該主記憶アクセスパイプライン（SR，
ASR，…）の後段での信号取り出しタイミング
位置を固定に保つようにしたものであるので、
個々の制御信号毎に選択回路を設ける必要がなく
なり、ハードウエア量を削減できる効果がある。
以下本発明の実施例を図面によつて詳述する。
第２図は本発明の一実施例を示した図であり、前
述の第１図、第２図における段数増減手段１２が
本発明を実施するのに必要な手段である。尚、全
図を通して、同じ符号は同じ対象物を示してい
る。
第２図は本発明の一実施例を示した図であり、前
述の第１図、第２図における段数増減手段１２が
本発明を実施するのに必要な手段である。尚、全
図を通して、同じ符号は同じ対象物を示してい
る。
以下、第１図を参照しながら、第２図によつ
て、本発明による主記憶制御方式を説明する。
て、本発明による主記憶制御方式を説明する。
先ず、第１図において、制御信号生成回路１３
は、第３図で説明した、従来の選択回路１１にお
いて、主記憶アクセスパイプラインの特定の、例
えば、最終段からの制御信号を生成する回路のみ
から構成されていて、前述の制御信号、例えば、 CPU０、リード、データID1 …… CPU１、ライト、データID2 …… 〓 他系CDU０、リード、データID1 …… CPU１、ライト、データID2 …… 〓 を生成する。
は、第３図で説明した、従来の選択回路１１にお
いて、主記憶アクセスパイプラインの特定の、例
えば、最終段からの制御信号を生成する回路のみ
から構成されていて、前述の制御信号、例えば、 CPU０、リード、データID1 …… CPU１、ライト、データID2 …… 〓 他系CDU０、リード、データID1 …… CPU１、ライト、データID2 …… 〓 を生成する。
そして、上記制御信号を当該ソースレジスタパ
イプライン（SR）１の最終段からのみ生成して
いる所に特徴がある。
イプライン（SR）１の最終段からのみ生成して
いる所に特徴がある。
そして、段数増減手段１２が、アクセスタイム
の異なる記憶装置の内の何れかを接続する為の選
択回路として機能する。
の異なる記憶装置の内の何れかを接続する為の選
択回路として機能する。
即ち、最も短いアクセスタイムの記憶装置を接
続する場合には、アクセスタイムａに対応するア
ンド回路１２ａを付勢して、当該ソースレジスタ
パイプライン（SR）１を構成しているシフトレ
ジスタ１ａの出力を１ｄにバイパスする回路を構
成することにより、当該ソースレジスタパイプラ
イン（SR）１を、最も短いタイミングのパイプ
ラインにすることができる。
続する場合には、アクセスタイムａに対応するア
ンド回路１２ａを付勢して、当該ソースレジスタ
パイプライン（SR）１を構成しているシフトレ
ジスタ１ａの出力を１ｄにバイパスする回路を構
成することにより、当該ソースレジスタパイプラ
イン（SR）１を、最も短いタイミングのパイプ
ラインにすることができる。
同じようにして、アクセスタイムｃに対応する
アンド回路１２ｃを付勢して、当該ソースレジス
タパイプライン（SR）１を構成しているシフト
レジスタ１ｃの出力を１ｄにバイパスする回路を
構成することにより、当該ソースレジスタパイプ
ライン（SR）１を、最も長いタイミングのパイ
プラインにすることができる。
アンド回路１２ｃを付勢して、当該ソースレジス
タパイプライン（SR）１を構成しているシフト
レジスタ１ｃの出力を１ｄにバイパスする回路を
構成することにより、当該ソースレジスタパイプ
ライン（SR）１を、最も長いタイミングのパイ
プラインにすることができる。
そして、本発明によれば、この段数増減手段１
２を１個設けて、単に３個（但し、１ビツト当た
り）のアンド回路を制御する制御信号を付勢する
だけで、例えば、３種類のアクセスタイムａ，
ｂ，ｃを有する記憶装置の何れとも接続すること
ができる。
２を１個設けて、単に３個（但し、１ビツト当た
り）のアンド回路を制御する制御信号を付勢する
だけで、例えば、３種類のアクセスタイムａ，
ｂ，ｃを有する記憶装置の何れとも接続すること
ができる。
上記実施例は、ソースレジスタパイプライン
（SR／ASR）１について説明したものであるが、
主記憶アクセスパイプラインの他の構成要素であ
る、前述のアドレスパイプライン、データパイプ
ライン等についても、同じ構成をとれば良いこと
は云う迄もないことである。
（SR／ASR）１について説明したものであるが、
主記憶アクセスパイプラインの他の構成要素であ
る、前述のアドレスパイプライン、データパイプ
ライン等についても、同じ構成をとれば良いこと
は云う迄もないことである。
このように、本発明は、主記憶アクセスパイプ
ラインを備え、該パイプラインの特定の段からの
制御信号を取り出すことによつて、アクセスタイ
ムの異なる記憶装置との接続を可能とする計算機
システムにおいて、例えば、ソースレジスタパイ
プライン（SR／ASR）の途中の段数を増減する
選択回路を設けて、該パイプラインの後段での、
上記制御信号を取り出す位置を固定とするように
した所に特徴がある。
ラインを備え、該パイプラインの特定の段からの
制御信号を取り出すことによつて、アクセスタイ
ムの異なる記憶装置との接続を可能とする計算機
システムにおいて、例えば、ソースレジスタパイ
プライン（SR／ASR）の途中の段数を増減する
選択回路を設けて、該パイプラインの後段での、
上記制御信号を取り出す位置を固定とするように
した所に特徴がある。
以上、詳細に説明したように、本発明の主記憶
制御方式は、アクセスタイムの異なる複数個の主
記憶装置（MS）の内の１個を接続する機能を備
えた計算機システムにおいて、該接続する主記憶
装置（MS）のアクセスタイムに対応して、該計
算機システム内に設けられている主記憶アクセス
パイプライン（SR，ASR，…）１の途中の段数
を増減させる手段を設けることにより、該主記憶
アクセスパイプライン（SR，ASR，…）の後段
での信号取り出しタイミング位置を固定に保つよ
うにしたものであるので、個々の制御信号毎に選
択回路を設ける必要がなくなり、ハードウエア量
を削減できる効果がある。
制御方式は、アクセスタイムの異なる複数個の主
記憶装置（MS）の内の１個を接続する機能を備
えた計算機システムにおいて、該接続する主記憶
装置（MS）のアクセスタイムに対応して、該計
算機システム内に設けられている主記憶アクセス
パイプライン（SR，ASR，…）１の途中の段数
を増減させる手段を設けることにより、該主記憶
アクセスパイプライン（SR，ASR，…）の後段
での信号取り出しタイミング位置を固定に保つよ
うにしたものであるので、個々の制御信号毎に選
択回路を設ける必要がなくなり、ハードウエア量
を削減できる効果がある。
第１図は本発明の主記憶制御方式の原理ブロツ
ク図、第２図は本発明の一実施例を示した図、第
３図は従来の主記憶アクセスパイプラインの構成
例の概略を示した図、である。 図面において、１は主記憶アクセスパイプライ
ン、又はソースレジスタパイプライン（SR／
ASR）、１１は選択回路、１１ａ，１１ｂ，１１
ｃはデコーダ（DEC）、１１ｄ，…はアンド回
路、１１ｇはセレクタ（SEL）、１２は段数増減
手段、１２ａ〜１２ｃはアンド回路、１３は制御
信号生成回路、１ａ〜１ｄはソースレジスタパイ
プラインを構成しているシフトレジスタ、をそれ
ぞれ示す。
ク図、第２図は本発明の一実施例を示した図、第
３図は従来の主記憶アクセスパイプラインの構成
例の概略を示した図、である。 図面において、１は主記憶アクセスパイプライ
ン、又はソースレジスタパイプライン（SR／
ASR）、１１は選択回路、１１ａ，１１ｂ，１１
ｃはデコーダ（DEC）、１１ｄ，…はアンド回
路、１１ｇはセレクタ（SEL）、１２は段数増減
手段、１２ａ〜１２ｃはアンド回路、１３は制御
信号生成回路、１ａ〜１ｄはソースレジスタパイ
プラインを構成しているシフトレジスタ、をそれ
ぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ アクセスタイムの異なる複数個の主記憶装置
（MS）の内の１個を、選択的に接続する機能を
備えた計算機システムにおいて、 該接続する主記憶装置（MS）のアクセスタイ
ムに対応して、該計算機システム内に設けられて
いる主記憶アクセスパイプライン（SR，ASR，
…）１の途中の段数を増減させる手段１２を設
け、 該主記憶アクセスパイプライン（SR，ASR，
…）１の後段での制御信号取り出しタイミング位
置を、固定に保つようにしたことを特徴とする主
記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13422786A JPS62290949A (ja) | 1986-06-10 | 1986-06-10 | 主記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13422786A JPS62290949A (ja) | 1986-06-10 | 1986-06-10 | 主記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62290949A JPS62290949A (ja) | 1987-12-17 |
| JPH042977B2 true JPH042977B2 (ja) | 1992-01-21 |
Family
ID=15123394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13422786A Granted JPS62290949A (ja) | 1986-06-10 | 1986-06-10 | 主記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62290949A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0444136A (ja) * | 1990-06-11 | 1992-02-13 | Nec Corp | メモリアクセス制御装置 |
| JP3152312B2 (ja) * | 1992-01-29 | 2001-04-03 | 富士通株式会社 | データ処理装置及びデータ処理方法 |
-
1986
- 1986-06-10 JP JP13422786A patent/JPS62290949A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62290949A (ja) | 1987-12-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4354232A (en) | Cache memory command buffer circuit | |
| JPH07113903B2 (ja) | キャッシュ記憶制御方式 | |
| JPS6161436B2 (ja) | ||
| EP0292501B1 (en) | Apparatus and method for providing a cache memory unit with a write operation utilizing two system clock cycles | |
| JPH01503011A (ja) | キャッシュマネッジメントシステムを含むデジタルデータ処理システム用汎用プロセッサユニット | |
| JPH02234242A (ja) | 部分書込み制御装置 | |
| US5539902A (en) | Vector data processing apparatus wherein a time slot for access to a bank of vector registors is assigned based on memory access time information | |
| US7346713B2 (en) | Methods and apparatus for servicing commands through a memory controller port | |
| JP3505728B2 (ja) | 記憶制御装置 | |
| JPH042977B2 (ja) | ||
| JP3265226B2 (ja) | バンクアクセス制御方式 | |
| EP0465847B1 (en) | Memory access control having commonly shared pipeline structure | |
| EP0700005B1 (en) | Vector data bypass mechanism for vector computer | |
| JPS6191740A (ja) | メモリ・アクセス制御方式 | |
| JPS6156546B2 (ja) | ||
| JP2555123B2 (ja) | メモリアクセス管理方式 | |
| RU2263951C2 (ru) | Способ обработки цифровых данных в запоминающем устройстве и запоминающее устройство для осуществления способа | |
| JPH07319829A (ja) | データ転送方法 | |
| JPH0115900B2 (ja) | ||
| JPS581247A (ja) | 命令先取り制御方法 | |
| JPS6120905B2 (ja) | ||
| JPS6391756A (ja) | 記憶装置の部分書き込み命令処理方式 | |
| JPS6116115B2 (ja) | ||
| JP2625145B2 (ja) | メモリアクセス制御装置 | |
| JPS61193245A (ja) | 記憶制御方式 |