JPS6161436B2 - - Google Patents
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- JPS6161436B2 JPS6161436B2 JP56039536A JP3953681A JPS6161436B2 JP S6161436 B2 JPS6161436 B2 JP S6161436B2 JP 56039536 A JP56039536 A JP 56039536A JP 3953681 A JP3953681 A JP 3953681A JP S6161436 B2 JPS6161436 B2 JP S6161436B2
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- vector register
- vector
- management
- bank
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
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Description
【発明の詳細な説明】
本発明は、複数の処理部を有するベクトル・プ
ロセツサにおいて、処理部を効率的に使用できる
ようにしたベクトル・プロセツサの命令制御方式
に関するものである。
ロセツサにおいて、処理部を効率的に使用できる
ようにしたベクトル・プロセツサの命令制御方式
に関するものである。
第１図は通常のスカラー計算機におけるパイプ
ライン処理を説明するものであつて、Ｆは命令フ
エツチ・ステージ、Ｄは命令のデコード・ステー
ジ、Ｅは命令の実行ステージをそれぞれ示してい
る。第１図から判るように、例えば命令１の実行
が行われている時、命令２のデコードが行われ、
命令３のフエツチが行われるというように、命令
１，２，３……………が流れ作業で実行される。
しかし、命令１，２，３の同じステージを同時に
行うことは出来ない。
ライン処理を説明するものであつて、Ｆは命令フ
エツチ・ステージ、Ｄは命令のデコード・ステー
ジ、Ｅは命令の実行ステージをそれぞれ示してい
る。第１図から判るように、例えば命令１の実行
が行われている時、命令２のデコードが行われ、
命令３のフエツチが行われるというように、命令
１，２，３……………が流れ作業で実行される。
しかし、命令１，２，３の同じステージを同時に
行うことは出来ない。
第１図の制御方法において、各命令の３つのス
テージの処理時間が全て等しければ、命令が円滑
に流れて行くが、これがばらばらであると、第２
図に示すようにステージとステージの間に遊び時
間が生ずる。
テージの処理時間が全て等しければ、命令が円滑
に流れて行くが、これがばらばらであると、第２
図に示すようにステージとステージの間に遊び時
間が生ずる。
ベクトル・プロセツサにおいては、１個の命令
で多数のベクトルの要素を処理するため、実行ス
テージが他のステージに比べて長くなり、第２図
に示すように遊び時間が生ずる。従来のベクト
ル・プロセツサにおいては、ロード、ストア、加
算、乗算、除算などの各種の命令に対応した複数
個のパイプライン構造の処理部を持つているにも
拘らず、同時には１つの命令の実行しか行えない
ため、１つの処理部が動作しているときは他の処
理部は遊んでいることになる。
で多数のベクトルの要素を処理するため、実行ス
テージが他のステージに比べて長くなり、第２図
に示すように遊び時間が生ずる。従来のベクト
ル・プロセツサにおいては、ロード、ストア、加
算、乗算、除算などの各種の命令に対応した複数
個のパイプライン構造の処理部を持つているにも
拘らず、同時には１つの命令の実行しか行えない
ため、１つの処理部が動作しているときは他の処
理部は遊んでいることになる。
本発明は、上記の考察に基づくものであつて、
複数の処理部を有するベクトル・プロセツサにお
いて、処理部を効率的に使用できるようにしたベ
クトル・プロセツサの命令制御方式を提供するこ
とを目的としている。そしてそのため、本発明の
ベクトル・プロセツサの命令制御方式は それぞれが互いに異なる命令を処理する複数個
の処理部と、ベクトル・レジスタ用メモリと、バ
ンク・タイミング発生回路と、命令情報をデコー
ドする命令デコーダと、複数の管理部と、複数の
管理部のそれぞれと１対１に対応するゲート手段
の複数個と、ベクトル・レジスタ起動部と、制御
論理回路とを具備し、 上記複数個の処理部は、ベクトル・デコーダを
処理するように構成され、 上記ベクトル・レジスタ用メモリは、上記複数
の処理部と選択的に接続されると共に、ｎ個のバ
ンクで構成され、上記ベクトル・レジスタ起動部
によつてベクトル・レジスタの番地を指定して起
動がかけられたとき、当該ベクトル・レジスタの
番地に対応する各バンク内の記憶場所がバンク番
号の順番に従つて順次にアクセスされるように構
成され、 上記バンク・タイミング発生回路は、バンク・
タイミング信号を生成するように構成され、 上記複数の管理部のそれぞれは、選択的に又は
固定的に１個の処理部に対応付けられ、対応付け
られた処理部からのビジー信号を保存すると共
に、上記ゲート手段を介して入力された命令情報
及びビジー信号で生成される管理情報を出力する
ように構成され、 上記各ゲート手段は、上記制御論理回路から出
力されるゲート信号に従つて上記命令情報を対応
する管理部に入力するよう構成され、 上記ベクトル・レジスタ起動手段は、上記命令
情報の中に含まれるベクトル・レジスタの番地を
取り込むと共に、上記制御論理回路によつて指定
されたベクトル・データの受取先及びバンク・タ
イミング指定情報に基づいて上記ベクトル・レジ
スタ用メモリを起動するように構成され、 上記制御論理回路は、上記命令デコーダの出力
信号、上記バンク・タイミング発生回路の出力す
るバンク・タイミング信号および上記複数の管理
部の出力する管理情報を取り込み、これらの情報
を参照して、上記処理部を起動する処理部起動信
号及び上記ゲート手段に対するゲート信号を送出
すると共に、上記ベクトル・レジスタ起動部に対
してベクトル・データの受取先および起動をかけ
るべきバンク・タイミングを通知するように構成
されていることを特徴とするものである。
複数の処理部を有するベクトル・プロセツサにお
いて、処理部を効率的に使用できるようにしたベ
クトル・プロセツサの命令制御方式を提供するこ
とを目的としている。そしてそのため、本発明の
ベクトル・プロセツサの命令制御方式は それぞれが互いに異なる命令を処理する複数個
の処理部と、ベクトル・レジスタ用メモリと、バ
ンク・タイミング発生回路と、命令情報をデコー
ドする命令デコーダと、複数の管理部と、複数の
管理部のそれぞれと１対１に対応するゲート手段
の複数個と、ベクトル・レジスタ起動部と、制御
論理回路とを具備し、 上記複数個の処理部は、ベクトル・デコーダを
処理するように構成され、 上記ベクトル・レジスタ用メモリは、上記複数
の処理部と選択的に接続されると共に、ｎ個のバ
ンクで構成され、上記ベクトル・レジスタ起動部
によつてベクトル・レジスタの番地を指定して起
動がかけられたとき、当該ベクトル・レジスタの
番地に対応する各バンク内の記憶場所がバンク番
号の順番に従つて順次にアクセスされるように構
成され、 上記バンク・タイミング発生回路は、バンク・
タイミング信号を生成するように構成され、 上記複数の管理部のそれぞれは、選択的に又は
固定的に１個の処理部に対応付けられ、対応付け
られた処理部からのビジー信号を保存すると共
に、上記ゲート手段を介して入力された命令情報
及びビジー信号で生成される管理情報を出力する
ように構成され、 上記各ゲート手段は、上記制御論理回路から出
力されるゲート信号に従つて上記命令情報を対応
する管理部に入力するよう構成され、 上記ベクトル・レジスタ起動手段は、上記命令
情報の中に含まれるベクトル・レジスタの番地を
取り込むと共に、上記制御論理回路によつて指定
されたベクトル・データの受取先及びバンク・タ
イミング指定情報に基づいて上記ベクトル・レジ
スタ用メモリを起動するように構成され、 上記制御論理回路は、上記命令デコーダの出力
信号、上記バンク・タイミング発生回路の出力す
るバンク・タイミング信号および上記複数の管理
部の出力する管理情報を取り込み、これらの情報
を参照して、上記処理部を起動する処理部起動信
号及び上記ゲート手段に対するゲート信号を送出
すると共に、上記ベクトル・レジスタ起動部に対
してベクトル・データの受取先および起動をかけ
るべきバンク・タイミングを通知するように構成
されていることを特徴とするものである。
以下、本発明を図面を参照しつつ説明する。
第３図ないし第１０図は本発明を説明するため
の図であつて、第３図は本発明が適用されるベク
トル・プロセツサの概要を示す図、第４図は本発
明による命令制御装置の１実施例のブロツク図、
第５図はベクトル・レジスタの構成を説明する
図、第６図はバンク・タイミングを説明する図、
第７図は演算命令を実行する場合におけるベクト
ル・レジスタのアクセスを説明する図、第８図は
ロード命令とストア命令が連続した場合における
命令処理シーケンスを示す図、第９図は加算命令
と乗算命令と除算命令とが連続した場合における
ベクトル・レジスタのアクセスを説明する図、第
１０図はコンプレス命令を説明する図である。
の図であつて、第３図は本発明が適用されるベク
トル・プロセツサの概要を示す図、第４図は本発
明による命令制御装置の１実施例のブロツク図、
第５図はベクトル・レジスタの構成を説明する
図、第６図はバンク・タイミングを説明する図、
第７図は演算命令を実行する場合におけるベクト
ル・レジスタのアクセスを説明する図、第８図は
ロード命令とストア命令が連続した場合における
命令処理シーケンスを示す図、第９図は加算命令
と乗算命令と除算命令とが連続した場合における
ベクトル・レジスタのアクセスを説明する図、第
１０図はコンプレス命令を説明する図である。
第３図において、１は命令フエツチ部、２は命
令デコーダ、３は命令制御装置、４は主記憶装
置、５は主記憶制御装置、６はロード処理部、７
はストア処理部、８は演算装置、９はベクトル・
レジスタ用メモリをそれぞれ示している。
令デコーダ、３は命令制御装置、４は主記憶装
置、５は主記憶制御装置、６はロード処理部、７
はストア処理部、８は演算装置、９はベクトル・
レジスタ用メモリをそれぞれ示している。
命令フエツチ部１は実際にはスカラー・プロセ
ツサであつて、このスカラー・プロセツサが主記
憶装置４から図示しないルートを介して命令を順
次にフエツチし、フエツチした命令がスカラー命
令であるときには当該スカラー命令を自身で実行
し、フエツチした命令がベクトル命令であるとき
には、ベクトル・プロセツサに対して転送する。
命令デコーダ２は転送されて来たベクトル命令を
デコードし、デコード結果を命令制御装置３に与
える。命令制御装置３は、命令の実行を制御する
ものであつて、命令デコード結果に応じてロード
処理部６、ストア処理部７、演算装置８、ベクト
ル・レジスタ用メモリ９を制御する。主記憶制御
装置５は、アクセス要求元と主記憶装置との間の
仲介を行うものである。ロード処理部６は、主記
憶装置４からベクトル・データを取出して、この
ベクトル・データをベクトル・レジスタ用メモリ
９に書込むための処理を行うものである。ストア
処理部７は、ベクトル・レジスタ用メモリ９から
読出されたベクトル・データを主記憶装置４へス
トアするための処理を行うものである。演算装置
８は、ベクトル・レジスタ用メモリ９から読出さ
れた２個のベクトル・データを演算するものであ
る。演算結果のベクトル・データは再びベクト
ル・レジスタ用メモリ９に格納される。
ツサであつて、このスカラー・プロセツサが主記
憶装置４から図示しないルートを介して命令を順
次にフエツチし、フエツチした命令がスカラー命
令であるときには当該スカラー命令を自身で実行
し、フエツチした命令がベクトル命令であるとき
には、ベクトル・プロセツサに対して転送する。
命令デコーダ２は転送されて来たベクトル命令を
デコードし、デコード結果を命令制御装置３に与
える。命令制御装置３は、命令の実行を制御する
ものであつて、命令デコード結果に応じてロード
処理部６、ストア処理部７、演算装置８、ベクト
ル・レジスタ用メモリ９を制御する。主記憶制御
装置５は、アクセス要求元と主記憶装置との間の
仲介を行うものである。ロード処理部６は、主記
憶装置４からベクトル・データを取出して、この
ベクトル・データをベクトル・レジスタ用メモリ
９に書込むための処理を行うものである。ストア
処理部７は、ベクトル・レジスタ用メモリ９から
読出されたベクトル・データを主記憶装置４へス
トアするための処理を行うものである。演算装置
８は、ベクトル・レジスタ用メモリ９から読出さ
れた２個のベクトル・データを演算するものであ
る。演算結果のベクトル・データは再びベクト
ル・レジスタ用メモリ９に格納される。
第４図は第３図の命令制御装置３の１実例を示
すブロツク図である。第４図において、８−１は
加算処理部、８−２は乗算処理部、８−３は除算
処理部、１０は制御論理回路、１１−Ｌないし１
１−Ｆは管理部、１２はベクトル・レジスタ起動
部、１３はバンク・タイミング発生回路、１４−
Ｅと１４−Ｆはセレクタ、Ｇはゲート、DBはデ
ータ・バスをそれぞれ示している。
すブロツク図である。第４図において、８−１は
加算処理部、８−２は乗算処理部、８−３は除算
処理部、１０は制御論理回路、１１−Ｌないし１
１−Ｆは管理部、１２はベクトル・レジスタ起動
部、１３はバンク・タイミング発生回路、１４−
Ｅと１４−Ｆはセレクタ、Ｇはゲート、DBはデ
ータ・バスをそれぞれ示している。
命令情報には、実行する命令を示す命令コード
が含まれている。さらに、主記憶装置４とベクト
ル・レジスタとの間のデータのやり取りを行うロ
ード／ストア命令では主記憶装置アドレスとベク
トル・レジスタの番地が含まれ、演算命令では２
個の入力オペランドと１個の出力オペランドを指
定する３個のベクトル・レジスタの番地が含まれ
ている。
が含まれている。さらに、主記憶装置４とベクト
ル・レジスタとの間のデータのやり取りを行うロ
ード／ストア命令では主記憶装置アドレスとベク
トル・レジスタの番地が含まれ、演算命令では２
個の入力オペランドと１個の出力オペランドを指
定する３個のベクトル・レジスタの番地が含まれ
ている。
命令情報を受付けると、先ず命令コードをデコ
ーダ２で解読することにより、その命令の種類
（加算命令であるとか、ロード命令であるとか）
を識別し、制御論理回路１０に送る。制御論理回
路１０は、処理部起動論理と管理部選択論理とを
有しており、命令の種類、バンク・タイミングお
よび管理情報を見て、管理部１１−Ｌないし１１
−Ｆの中の何れの管理部で命令を管理するかを指
示するゲート信号、Ｌ，Ｓ，Ｅ又はＦと、処理
部、６，７，８−１，８−２，８−３の中のいず
れの処理部で命令実行を行うかを指示する処理部
起動信号を発生する。
ーダ２で解読することにより、その命令の種類
（加算命令であるとか、ロード命令であるとか）
を識別し、制御論理回路１０に送る。制御論理回
路１０は、処理部起動論理と管理部選択論理とを
有しており、命令の種類、バンク・タイミングお
よび管理情報を見て、管理部１１−Ｌないし１１
−Ｆの中の何れの管理部で命令を管理するかを指
示するゲート信号、Ｌ，Ｓ，Ｅ又はＦと、処理
部、６，７，８−１，８−２，８−３の中のいず
れの処理部で命令実行を行うかを指示する処理部
起動信号を発生する。
バンク・タイミング発生回路１３は、図示しな
いが内部にタイマ・カウンタを有しており、この
タイマ・カウンタで定まるバンク・タイミング信
号を出力する。バンク・タイミング信号とは、命
令の種類によつてベクトル・レジスタの読出し／
書込みタイミングを規定する信号であり、このタ
イミングが合つたときのみ、その命令を起動する
ことが出来る。
いが内部にタイマ・カウンタを有しており、この
タイマ・カウンタで定まるバンク・タイミング信
号を出力する。バンク・タイミング信号とは、命
令の種類によつてベクトル・レジスタの読出し／
書込みタイミングを規定する信号であり、このタ
イミングが合つたときのみ、その命令を起動する
ことが出来る。
管理部１１−Ｌはロード処理部６を管理するも
のであり、管理部１１−Ｓはストア処理部７を管
理するものである。管理部１１−Ｅは、加算処理
部８−１、乗算処理部８−２および除算処理部８
−３の中の１個を管理する。管理部１１−Ｆは管
理部１１−Ｅと同様である。管理部１１−Ｌない
し１１−Ｆのそれぞれは、対応するゲートＧを介
して入力された命令情報を保持する。管理部１１
−Ｌは命令情報の外にロード処理部６から送られ
て来るビジー信号をも保持し、管理部１１−Ｓは
ストア処理部７から送られて来るビジー信号をも
保持する。管理部１１−Ｅは、命令情報を取込む
と、セレクト信号をセレクタ１４−Ｅに対して送
出し、セレクタ１４−Ｅによつて選択されたビジ
ー信号を取込む。管理部１１−Ｆも管理部１１−
Ｅと同様な動作を行う。管理部１１−Ｌないし１
１−Ｅのそれぞれは、管理部使用中を示すビジー
信号、管理している処理部および命令実行のため
に使用しているベクトル・レジスタの番地などを
管理情報として制御論理回路１０に送る。
のであり、管理部１１−Ｓはストア処理部７を管
理するものである。管理部１１−Ｅは、加算処理
部８−１、乗算処理部８−２および除算処理部８
−３の中の１個を管理する。管理部１１−Ｆは管
理部１１−Ｅと同様である。管理部１１−Ｌない
し１１−Ｆのそれぞれは、対応するゲートＧを介
して入力された命令情報を保持する。管理部１１
−Ｌは命令情報の外にロード処理部６から送られ
て来るビジー信号をも保持し、管理部１１−Ｓは
ストア処理部７から送られて来るビジー信号をも
保持する。管理部１１−Ｅは、命令情報を取込む
と、セレクト信号をセレクタ１４−Ｅに対して送
出し、セレクタ１４−Ｅによつて選択されたビジ
ー信号を取込む。管理部１１−Ｆも管理部１１−
Ｅと同様な動作を行う。管理部１１−Ｌないし１
１−Ｅのそれぞれは、管理部使用中を示すビジー
信号、管理している処理部および命令実行のため
に使用しているベクトル・レジスタの番地などを
管理情報として制御論理回路１０に送る。
制御論理回路１０は、入力される命令の種類、
バンク・タイミングおよび管理情報を参照し、命
令発信の条件が揃うと、命令情報を入力すべき管
理部を選択し、選択した管理部に対応するゲート
Ｇを開く。また、これと同時に、処理部を選択
し、選択した処理部に対して処理部起動信号を発
信する。ベクトル・レジスタ起動部１２は、命令
情報に含まれるベクトル・レジスタの番地と発信
された命令が何れの処理部（ベクトル・データの
受取先）で行われるかを示すと共に起動開始バン
ク・タイミングを示す信号を受取り、ベクトル・
レジスタ用メモリ９と処理部６，７，８−１，８
−２，８−３との間のデータのやり取りを制御す
る。管理部１１−Ｌないし１１−Ｆのそれぞれ
は、命令実行中を示すビジー信号が送られて来て
いる間、管理している処理部の名前と、使用中の
ベクトル・レジスタの番地などを記憶しており、
これらを管理情報として制御論理回路１０へ送
る。
バンク・タイミングおよび管理情報を参照し、命
令発信の条件が揃うと、命令情報を入力すべき管
理部を選択し、選択した管理部に対応するゲート
Ｇを開く。また、これと同時に、処理部を選択
し、選択した処理部に対して処理部起動信号を発
信する。ベクトル・レジスタ起動部１２は、命令
情報に含まれるベクトル・レジスタの番地と発信
された命令が何れの処理部（ベクトル・データの
受取先）で行われるかを示すと共に起動開始バン
ク・タイミングを示す信号を受取り、ベクトル・
レジスタ用メモリ９と処理部６，７，８−１，８
−２，８−３との間のデータのやり取りを制御す
る。管理部１１−Ｌないし１１−Ｆのそれぞれ
は、命令実行中を示すビジー信号が送られて来て
いる間、管理している処理部の名前と、使用中の
ベクトル・レジスタの番地などを記憶しており、
これらを管理情報として制御論理回路１０へ送
る。
第５図はベクトル・レジスタ９の構成を示すも
のである。第５図において、B1ないしB8はバン
ク、……………はベクトル・エレメントをそ
れぞれ示している。ベクトル・レジスタ用メモリ
９は８個のバンクB1ないしB8で構成されてお
り、バンクB1ないしB8のそれぞれは複数のベク
トル・エレメントを記憶している。ベクトル・レ
ジスタ用メモリ９をアクセスする場合、１つの番
地を指定することにより、８個のバンクB1ない
しB8における同一番地に属する８個のエレメン
トをアクセスすることが出来る。８のＮ倍のエレ
メントを持つベクトルを指定したいときにはＮ個
の番地を指定すれば良い。第５図において、０番
地を指定することにより、８個のエレメントを持
つベクトルVRxを指定でき、また、ｎ番地とｎ＋
１番地を指定することにより、16個のエレメント
を持つベクトル・レジスタVRyを指定できる。実
際に読出し／書込みを行うには、先ずバンクB1
をアクセスし、１クロツク後にバンクB2をアク
セスし、以下に順番にバンクB3，B4，B5，B6，
B7，B8をアクセスする。
のである。第５図において、B1ないしB8はバン
ク、……………はベクトル・エレメントをそ
れぞれ示している。ベクトル・レジスタ用メモリ
９は８個のバンクB1ないしB8で構成されてお
り、バンクB1ないしB8のそれぞれは複数のベク
トル・エレメントを記憶している。ベクトル・レ
ジスタ用メモリ９をアクセスする場合、１つの番
地を指定することにより、８個のバンクB1ない
しB8における同一番地に属する８個のエレメン
トをアクセスすることが出来る。８のＮ倍のエレ
メントを持つベクトルを指定したいときにはＮ個
の番地を指定すれば良い。第５図において、０番
地を指定することにより、８個のエレメントを持
つベクトルVRxを指定でき、また、ｎ番地とｎ＋
１番地を指定することにより、16個のエレメント
を持つベクトル・レジスタVRyを指定できる。実
際に読出し／書込みを行うには、先ずバンクB1
をアクセスし、１クロツク後にバンクB2をアク
セスし、以下に順番にバンクB3，B4，B5，B6，
B7，B8をアクセスする。
第６図はバンク・タイミングを説明する図であ
る。同一バンクにおける複数の番地を同時にアク
セスすることが出来ない。そこで、バンクB1の
各番地を読み始めるタイミングを制御しなければ
ならない。一般のベクトル演算命令では、ベクト
ル・レジスタVR3，VR2から２個のベクトル・デ
ータを読出し、それらに演算を施した結果をベク
トル・レジスタVR1に書込む。そこで、、第６図
に示すようにクロツクの列を８個ずつに区切り、
８個のクロツクよりなるクロツク列のクロツクに
E3，E2，Ｌ，E1，F3，F2，Ｋ，F1という名前を
つける。クロツクE3とF3は、ベクトル・レジス
タVR3で指定されたバンクB1の番地を読出すタイ
ミングであり、クロツクE2とF2はベクトル・レ
ジスタVR2で指定されたバンクB1の番地を読出す
タイミングであり、クロツクE1とF1はベクト
ル・レジスタVR1で指定されたバンクB1の番地に
書出すタイミングである。クロツクＫ，Ｌは、ロ
ード命令又はストア命令を実行する際にバンク
B1をアクセスできるタイミングを指定するもの
である。
る。同一バンクにおける複数の番地を同時にアク
セスすることが出来ない。そこで、バンクB1の
各番地を読み始めるタイミングを制御しなければ
ならない。一般のベクトル演算命令では、ベクト
ル・レジスタVR3，VR2から２個のベクトル・デ
ータを読出し、それらに演算を施した結果をベク
トル・レジスタVR1に書込む。そこで、、第６図
に示すようにクロツクの列を８個ずつに区切り、
８個のクロツクよりなるクロツク列のクロツクに
E3，E2，Ｌ，E1，F3，F2，Ｋ，F1という名前を
つける。クロツクE3とF3は、ベクトル・レジス
タVR3で指定されたバンクB1の番地を読出すタイ
ミングであり、クロツクE2とF2はベクトル・レ
ジスタVR2で指定されたバンクB1の番地を読出す
タイミングであり、クロツクE1とF1はベクト
ル・レジスタVR1で指定されたバンクB1の番地に
書出すタイミングである。クロツクＫ，Ｌは、ロ
ード命令又はストア命令を実行する際にバンク
B1をアクセスできるタイミングを指定するもの
である。
第７図は、演算命令を実行する場合のベクト
ル・エレメントの読出しおよび書込みの１例を示
すものである。タイミングE3ではベクトル・レ
ジスタVR3のバンクB1が、タイミングE2ではベク
トル・レジスタVR3のバンクB2とベクトル・レジ
スタVR2のバンクB1が、タイミングE1ではベクト
ル・レジスタVR3のバンクB4とベクトル・レジス
タVR2のバンクB3とベクトル・レジスタVR1のバ
ンクB1がそれぞれアクセスされる。以下、図示
の通りである。このように、１命令の実行中に
は、同じバンクに同時に複数のアクセスが起るこ
とはなくなる。
ル・エレメントの読出しおよび書込みの１例を示
すものである。タイミングE3ではベクトル・レ
ジスタVR3のバンクB1が、タイミングE2ではベク
トル・レジスタVR3のバンクB2とベクトル・レジ
スタVR2のバンクB1が、タイミングE1ではベクト
ル・レジスタVR3のバンクB4とベクトル・レジス
タVR2のバンクB3とベクトル・レジスタVR1のバ
ンクB1がそれぞれアクセスされる。以下、図示
の通りである。このように、１命令の実行中に
は、同じバンクに同時に複数のアクセスが起るこ
とはなくなる。
第４図に示すように、管理部１１−Ｌはロード
処理部６を専用に管理し、管理部１１−Ｓはスト
ア処理部７を専用に管理している。ロード処理部
６は、管理部１１−Ｌから送られて来る主記憶ア
ドレスによつて主記憶装置４をリード・アクセス
し、送られて来たベクトル・データをデータ・バ
スDB上に送出する。ストア処理部７は、管理部
１１−Ｓから送られて来る主記憶アドレスに従つ
て、ベクトル・レジスタ用メモリ９から送られて
来るベクトル・データを主記憶装置４に格納す
る。
処理部６を専用に管理し、管理部１１−Ｓはスト
ア処理部７を専用に管理している。ロード処理部
６は、管理部１１−Ｌから送られて来る主記憶ア
ドレスによつて主記憶装置４をリード・アクセス
し、送られて来たベクトル・データをデータ・バ
スDB上に送出する。ストア処理部７は、管理部
１１−Ｓから送られて来る主記憶アドレスに従つ
て、ベクトル・レジスタ用メモリ９から送られて
来るベクトル・データを主記憶装置４に格納す
る。
ロード命令を受付けると、制御論理回路１０
は、バンク・タイミングＬでロード処理部６に対
して処理部起動信号を送出し、これと同時にゲー
ト信号Ｌを送出し、管理部１１−Ｌに対応したゲ
ートＧを開き、さらにベクトル・レジスタ起動部
１２にベクトル・データの受取先がロード処理部
であることおよびバンク・タイミングがＬである
ことを通知する。ロード命令に引続いてストア命
令を受付けると、制御論理回路１０は、バンク・
タイミングＫでストア処理部７に対して処理部起
動信号を送出し、ゲート信号Ｓを送出し、さらに
ベクトル・レジスタ起動部１２に対してベクト
ル・データ受取先がストア処理部７であること及
びバンク・タイミングがＫであることを通知す
る。ロード命令とストア命令とが続いてフエツチ
された場合の命令の処理シーケンスを第８図に示
す。
は、バンク・タイミングＬでロード処理部６に対
して処理部起動信号を送出し、これと同時にゲー
ト信号Ｌを送出し、管理部１１−Ｌに対応したゲ
ートＧを開き、さらにベクトル・レジスタ起動部
１２にベクトル・データの受取先がロード処理部
であることおよびバンク・タイミングがＬである
ことを通知する。ロード命令に引続いてストア命
令を受付けると、制御論理回路１０は、バンク・
タイミングＫでストア処理部７に対して処理部起
動信号を送出し、ゲート信号Ｓを送出し、さらに
ベクトル・レジスタ起動部１２に対してベクト
ル・データ受取先がストア処理部７であること及
びバンク・タイミングがＫであることを通知す
る。ロード命令とストア命令とが続いてフエツチ
された場合の命令の処理シーケンスを第８図に示
す。
複数の演算命令が連続してフエツチされた場合
には、第４図の命令制御装置３は下記のように動
作する。
には、第４図の命令制御装置３は下記のように動
作する。
先ず加算命令がフエツチされたとすると、この
加算命令は命令デコーダ２で解読され加算命令で
あることが制御論理回路１０に通知される。制御
論理回路１０は、命令デコード信号を受取つたタ
イミングがタイミングF3より後でE3より前であ
り、且つ管理部１１−Ｅがビジーでない場合に
は、タイミングE3で加算処理部８−１に対して
処理部起動信号を送出し、ゲート信号Ｅを送出し
て管理部１１−Ｅにに対応するゲートＧを開き、
さらにベクトル・データ受取先が加算処理部８−
１であること及びバンク・タイミングがE3，
E2，E1であることをベクトル・レジスタ起動部
１２に通知する。これらの信号を受取ると、タイ
ミングE3，E2，E1でベクトル・レジスタ９のア
クセスを開始される。命令デコード信号を受取つ
たタイミングがタイミングE3より後であり且つ
タイミングF3より前の場合、または管理部１１
−Ｅがビジーである場合には、管理部１１−Ｆが
ビジーでないことを条件として、制御論理回路１
０は、タイミングF3で加算処理部８−１に対し
て処理部起動信号を送じ、ゲート信号Ｆを送出し
て管理部１１−Ｆに対応するゲートＧを開き、ベ
クトル・データの受取口が加算処理部８−１であ
ること及びバンク・タイミングがF3，F2，F1で
あることをベクトル・レジスタ起動部１２に対し
て通知する。
加算命令は命令デコーダ２で解読され加算命令で
あることが制御論理回路１０に通知される。制御
論理回路１０は、命令デコード信号を受取つたタ
イミングがタイミングF3より後でE3より前であ
り、且つ管理部１１−Ｅがビジーでない場合に
は、タイミングE3で加算処理部８−１に対して
処理部起動信号を送出し、ゲート信号Ｅを送出し
て管理部１１−Ｅにに対応するゲートＧを開き、
さらにベクトル・データ受取先が加算処理部８−
１であること及びバンク・タイミングがE3，
E2，E1であることをベクトル・レジスタ起動部
１２に通知する。これらの信号を受取ると、タイ
ミングE3，E2，E1でベクトル・レジスタ９のア
クセスを開始される。命令デコード信号を受取つ
たタイミングがタイミングE3より後であり且つ
タイミングF3より前の場合、または管理部１１
−Ｅがビジーである場合には、管理部１１−Ｆが
ビジーでないことを条件として、制御論理回路１
０は、タイミングF3で加算処理部８−１に対し
て処理部起動信号を送じ、ゲート信号Ｆを送出し
て管理部１１−Ｆに対応するゲートＧを開き、ベ
クトル・データの受取口が加算処理部８−１であ
ること及びバンク・タイミングがF3，F2，F1で
あることをベクトル・レジスタ起動部１２に対し
て通知する。
加算処理部８−１の管理が管理部１１−Ｅでな
されている状態の下で、乗算命令がフエツチされ
ると、制御論理回路１０は、タイミングF3で乗
算処理部８−２に対して処理部起動信号を送り、
ゲート信号Ｆを送出して管理部１１−Ｆに対応す
るゲートＧを開き、ベクトル・レジスタ起動部１
２に対してベクトル・データの受取先が乗算処理
部８−２であること及びバンク・タイミングが
F3，F2，F1であることを通知する。管理部１１
−Ｅおよび１１−Ｆがビジーの状態の下で、除算
命令がフエツチされた場合には、この除算命令の
実行は管理部１１−Ｅ又は１１−Ｆが空きになる
まで待たされる。
されている状態の下で、乗算命令がフエツチされ
ると、制御論理回路１０は、タイミングF3で乗
算処理部８−２に対して処理部起動信号を送り、
ゲート信号Ｆを送出して管理部１１−Ｆに対応す
るゲートＧを開き、ベクトル・レジスタ起動部１
２に対してベクトル・データの受取先が乗算処理
部８−２であること及びバンク・タイミングが
F3，F2，F1であることを通知する。管理部１１
−Ｅおよび１１−Ｆがビジーの状態の下で、除算
命令がフエツチされた場合には、この除算命令の
実行は管理部１１−Ｅ又は１１−Ｆが空きになる
まで待たされる。
第９図は22エレメントの加算命令、８エレメン
トの乗算命令および８エレメントの除算命令が連
続してフエツチされた場合の命令の実行状況およ
びベクトル・レジスタのアクセス状況の１例を示
すものである。第９図の例では、加算命令がフエ
ツチされると、この加算命令に対してバンク・タ
イミングE3，E2，E1が割当てられ、加算処理部
８−１は管理部１１−Ｅで管理される。加算命令
に続く乗算命令に対してはバンク・タイミング
F3，F2，F1が割当てられ、乗算処理部８−２は
管理部１１−Ｆで管理される。乗算命令に続く除
算命令は管理部１１−Ｅ又は１１−Ｆが空くまで
待たされ図示の例では管理部１１−Ｆが先に空く
ので、管理部１１−Ｆが空いた時、除算命令に対
してバンク・タイミングF3，F2，F1が割当てら
れ、除算処理部８−３は管理部１１−Ｆで管理さ
れる。
トの乗算命令および８エレメントの除算命令が連
続してフエツチされた場合の命令の実行状況およ
びベクトル・レジスタのアクセス状況の１例を示
すものである。第９図の例では、加算命令がフエ
ツチされると、この加算命令に対してバンク・タ
イミングE3，E2，E1が割当てられ、加算処理部
８−１は管理部１１−Ｅで管理される。加算命令
に続く乗算命令に対してはバンク・タイミング
F3，F2，F1が割当てられ、乗算処理部８−２は
管理部１１−Ｆで管理される。乗算命令に続く除
算命令は管理部１１−Ｅ又は１１−Ｆが空くまで
待たされ図示の例では管理部１１−Ｆが先に空く
ので、管理部１１−Ｆが空いた時、除算命令に対
してバンク・タイミングF3，F2，F1が割当てら
れ、除算処理部８−３は管理部１１−Ｆで管理さ
れる。
第１０図はコンプレス命令を説明する図であ
る。コンプレス命令とは、ベクトル・レジスタ
VR3のエレメントXi（ｉ＝1.2……………）と対
応するベクトル・レジスタVR2のエレメントが
「１」の場合にはエレメントXiをベクトル・レジ
スタVR1に空きエレメントが生じないように詰め
て格納し、ベクトル・レジスタVR2のエレメント
が「０」の場合にはエレメントXiをベクトル・
レジスタVR1に格納しないものである。コンプレ
ス命令は、ロード処理部６又はストア処理部７で
実行される。
る。コンプレス命令とは、ベクトル・レジスタ
VR3のエレメントXi（ｉ＝1.2……………）と対
応するベクトル・レジスタVR2のエレメントが
「１」の場合にはエレメントXiをベクトル・レジ
スタVR1に空きエレメントが生じないように詰め
て格納し、ベクトル・レジスタVR2のエレメント
が「０」の場合にはエレメントXiをベクトル・
レジスタVR1に格納しないものである。コンプレ
ス命令は、ロード処理部６又はストア処理部７で
実行される。
コンプレス命令がフエツチされると、制御論理
回路１０は、管理部１１−Ｌおよび１１−Ｓの中
に空きのものが存在するか否かを調べると共に、
管理部１１−Ｅと１１−Ｆの中に空きのものがあ
るか否かを調べる。管理部１１−Ｌおよび１１−
Ｅが空きであると仮定すると、制御論理回路１０
は、タイミングE3でロード処理部６に対して処
理部起動信号を送出し、ゲート信号Ｌおよびゲー
ト信号Ｅを送出し、ベクトル・レジスタ起動部１
２に対してベクトル・データの受取先がロード処
理部６であること及びバンクタイミングがE3，
E2，E1であることを通知する。
回路１０は、管理部１１−Ｌおよび１１−Ｓの中
に空きのものが存在するか否かを調べると共に、
管理部１１−Ｅと１１−Ｆの中に空きのものがあ
るか否かを調べる。管理部１１−Ｌおよび１１−
Ｅが空きであると仮定すると、制御論理回路１０
は、タイミングE3でロード処理部６に対して処
理部起動信号を送出し、ゲート信号Ｌおよびゲー
ト信号Ｅを送出し、ベクトル・レジスタ起動部１
２に対してベクトル・データの受取先がロード処
理部６であること及びバンクタイミングがE3，
E2，E1であることを通知する。
以上の説明から明らかなように、本発明によれ
ば、複数の処理部を効率的に使用することが可能
となり、この結果、高性能のベクトル・プロセツ
サを得ることが出来る。
ば、複数の処理部を効率的に使用することが可能
となり、この結果、高性能のベクトル・プロセツ
サを得ることが出来る。
第１図は通常のスカラー計算機におけるパイプ
ライン処理を説明する図、第２図は従来のベクト
ル・プロセツサにおけるパイプライン処理を説明
する図、第３図は本発明が適用されるベクトル・
プロセツサの概要を示す図、第４図は本発明によ
る命令制御装置の１実施例のブロツク図、第５図
はベクトル・レジスタの構成を説明する図、第６
図はバンク・タイミングを説明する図、第７図は
演算命令を実行する場合におけるベクトル・レジ
スタのアクセスを説明する図、第８図はロード命
令とストア命令が連続した場合における命令処理
シーケンスを示す図、第９図は加算命令と乗算命
令と除算命令とが連続した場合におけるベクト
ル・レジスタのアクセスを説明する図、第１０図
はコンプレス命令を説明する図である。 １……命令フエツチ部、２……命令デコーダ、
３……命令制御装置、４……主記憶装置、５……
主記憶制御装置、６……ロード処理部、７……ス
トア処理部、８……演算装置、９……ベクトル・
レジスタ用メモリ、８−１……加算処理部、８−
２……乗算処理部、８−３……除算処理部、１０
……制御論理回路、１１−Ｌ，１１−Ｆ……管理
部、１２……ベクトル・レジスタ起動部、１３…
…バンク・タイミング発生回路、１４−Ｅ，１４
−Ｆ……セレクタ、DB……データ・バス、Ｇ…
…ゲート。
ライン処理を説明する図、第２図は従来のベクト
ル・プロセツサにおけるパイプライン処理を説明
する図、第３図は本発明が適用されるベクトル・
プロセツサの概要を示す図、第４図は本発明によ
る命令制御装置の１実施例のブロツク図、第５図
はベクトル・レジスタの構成を説明する図、第６
図はバンク・タイミングを説明する図、第７図は
演算命令を実行する場合におけるベクトル・レジ
スタのアクセスを説明する図、第８図はロード命
令とストア命令が連続した場合における命令処理
シーケンスを示す図、第９図は加算命令と乗算命
令と除算命令とが連続した場合におけるベクト
ル・レジスタのアクセスを説明する図、第１０図
はコンプレス命令を説明する図である。 １……命令フエツチ部、２……命令デコーダ、
３……命令制御装置、４……主記憶装置、５……
主記憶制御装置、６……ロード処理部、７……ス
トア処理部、８……演算装置、９……ベクトル・
レジスタ用メモリ、８−１……加算処理部、８−
２……乗算処理部、８−３……除算処理部、１０
……制御論理回路、１１−Ｌ，１１−Ｆ……管理
部、１２……ベクトル・レジスタ起動部、１３…
…バンク・タイミング発生回路、１４−Ｅ，１４
−Ｆ……セレクタ、DB……データ・バス、Ｇ…
…ゲート。
Claims (1)
- 【特許請求の範囲】 １ それぞれが互いに異なる命令を処理する複数
個の処理部と、ベクトル・レジスタ用メモリと、
バンク・タイミング発生回路と、命令情報をデコ
ードする命令デコーダと、複数の管理部と、複数
の管理部のそれぞれと１対１に対応するゲート手
段の複数個と、ベクトル・レジスタ起動部と、制
御論理回路とを具備し、 上記複数個の処理部は、ベクトル・データを処
理するように構成され、 上記ベクトル・レジスタ用メモリは、上記複数
の処理部と選択的に接続されると共に、ｎ個のバ
ンクで構成され、上記ベクトル・レジスタ起動部
によつてベクトル・レジスタの番地を指定して起
動がかけられたとき、当該ベクトル・レジスタの
番地に対応する各バンク内の記憶場所がバンク番
号の順番に従つて順次にアクセスされるように構
成され、 上記バンク・タイミング発生回路は、バンク・
タイミング信号を生成するように構成され、 上記複数の管理部のそれぞれは、選択的に又は
固定的に１個の処理部に対応付けられ、対応付け
られた処理部からのビジー信号を保存すると共
に、上記ゲート手段を介して入力された命令情報
及びビジー信号で生成される管理情報を出力する
ように構成され、 上記各ゲート手段は、上記制御論理回路から出
力されるゲート信号に従つて上記命令情報を対応
する管理部に入力するように構成され、 上記ベクトル・レジスタ起動手段は、上記命令
情報の中に含まれるベクトル・レジスタの番地を
取り込むと共に、上記制御論理回路によつて指定
されたベクトル・データの受取先及びバンク・タ
イミング指定情報に基づいて上記ベクトル・レジ
スタ用メモリを起動するように構成され、 上記制御論理回路は、上記命令デコーダの出力
信号、上記バンク・タイミング発生回路の出力す
るバンク・タイミング信号および上記複数の管理
部の出力する管理情報を取り込み、これらの情報
を参照して、上記処理部を起動する処理部起動信
号及び上記ゲート手段に対するゲート信号を送出
すると共に、上記ベクトル・レジスタ起動部に対
してベクトル・データの受取先および起動をかけ
るべきバンク・タイミングを通知するように構成
され、 ていることを特徴とするベクトル・プロセツサの
命令制御方式。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56039536A JPS57155666A (en) | 1981-03-20 | 1981-03-20 | Instruction controlling system of vector processor |
| KR8201002A KR860001274B1 (ko) | 1981-03-20 | 1982-03-09 | 병렬처리용 데이터 처리 시스템 |
| US06/356,468 US4507728A (en) | 1981-03-20 | 1982-03-09 | Data processing system for parallel processing of different instructions |
| EP82102010A EP0061096B1 (en) | 1981-03-20 | 1982-03-12 | Data processing system for parallel processing |
| DE8282102010T DE3262186D1 (en) | 1981-03-20 | 1982-03-12 | Data processing system for parallel processing |
| ES510535A ES510535A0 (es) | 1981-03-20 | 1982-03-17 | Sistema de proceso de datos para el proceso en paralelo. |
| AU81614/82A AU538595B2 (en) | 1981-03-20 | 1982-03-17 | Parallel processing |
| CA000398861A CA1176757A (en) | 1981-03-20 | 1982-03-19 | Data processing system for parallel processings |
| BR8201533A BR8201533A (pt) | 1981-03-20 | 1982-03-19 | Sistema de processamento de dados para tratamento simultaneo(ou multiprocessamento) |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56039536A JPS57155666A (en) | 1981-03-20 | 1981-03-20 | Instruction controlling system of vector processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57155666A JPS57155666A (en) | 1982-09-25 |
| JPS6161436B2 true JPS6161436B2 (ja) | 1986-12-25 |
Family
ID=12555764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56039536A Granted JPS57155666A (en) | 1981-03-20 | 1981-03-20 | Instruction controlling system of vector processor |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4507728A (ja) |
| EP (1) | EP0061096B1 (ja) |
| JP (1) | JPS57155666A (ja) |
| KR (1) | KR860001274B1 (ja) |
| AU (1) | AU538595B2 (ja) |
| BR (1) | BR8201533A (ja) |
| CA (1) | CA1176757A (ja) |
| DE (1) | DE3262186D1 (ja) |
| ES (1) | ES510535A0 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63200142U (ja) * | 1987-06-05 | 1988-12-23 |
Families Citing this family (71)
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|---|---|---|---|---|
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| JPS58189738A (ja) * | 1982-04-30 | 1983-11-05 | Hitachi Ltd | デ−タ処理システム |
| US4901230A (en) * | 1983-04-25 | 1990-02-13 | Cray Research, Inc. | Computer vector multiprocessing control with multiple access memory and priority conflict resolution method |
| US4636942A (en) * | 1983-04-25 | 1987-01-13 | Cray Research, Inc. | Computer vector multiprocessing control |
| US4661900A (en) * | 1983-04-25 | 1987-04-28 | Cray Research, Inc. | Flexible chaining in vector processor with selective use of vector registers as operand and result registers |
| US4589067A (en) * | 1983-05-27 | 1986-05-13 | Analogic Corporation | Full floating point vector processor with dynamically configurable multifunction pipelined ALU |
| JPS6015771A (ja) * | 1983-07-08 | 1985-01-26 | Hitachi Ltd | ベクトルプロセッサ |
| JPS6072069A (ja) * | 1983-09-28 | 1985-04-24 | Nec Corp | ベクトル演算処理装置 |
| JPS60101644A (ja) * | 1983-11-07 | 1985-06-05 | Masahiro Sowa | ノイマン型コンピュータプログラムを実行するコントロールフローコンピュータ |
| JPS60134974A (ja) * | 1983-12-23 | 1985-07-18 | Hitachi Ltd | ベクトル処理装置 |
| JPS60136870A (ja) * | 1983-12-26 | 1985-07-20 | Hitachi Ltd | ベクトル処理装置 |
| JPS60136875A (ja) * | 1983-12-26 | 1985-07-20 | Hitachi Ltd | ベクトル演算器 |
| JPS60239871A (ja) * | 1984-05-14 | 1985-11-28 | Nec Corp | ベクトルデ−タ処理装置 |
| US4809171A (en) * | 1984-06-20 | 1989-02-28 | Convex Computer Corporation | Concurrent processing of data operands |
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| JPH0769818B2 (ja) * | 1984-10-31 | 1995-07-31 | 株式会社日立製作所 | デ−タ処理装置 |
| JPS61110256A (ja) * | 1984-11-02 | 1986-05-28 | Hitachi Ltd | 複数の演算部を有するプロセツサ |
| EP0184791A1 (en) * | 1984-12-07 | 1986-06-18 | Nec Corporation | Information processing device capable of rapidly processing instructions of different groups |
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| JPS621067A (ja) * | 1985-02-25 | 1987-01-07 | Hitachi Ltd | ベクトル処理装置 |
| JPS61202281A (ja) * | 1985-03-05 | 1986-09-08 | Fujitsu Ltd | パイプライン制御方式 |
| JPH0766329B2 (ja) * | 1985-06-14 | 1995-07-19 | 株式会社日立製作所 | 情報処理装置 |
| EP0205193B1 (en) * | 1985-06-17 | 1996-10-23 | Nec Corporation | Information processing system comprising a register renewal waiting control circuit with renewal register number registering means |
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| JPH0743648B2 (ja) * | 1985-11-15 | 1995-05-15 | 株式会社日立製作所 | 情報処理装置 |
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| US5091846A (en) * | 1986-10-03 | 1992-02-25 | Intergraph Corporation | Cache providing caching/non-caching write-through and copyback modes for virtual addresses and including bus snooping to maintain coherency |
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