JPH0430628A - Ａｉｓ検出回路 - Google Patents
Ａｉｓ検出回路Info
- Publication number
- JPH0430628A JPH0430628A JP2134946A JP13494690A JPH0430628A JP H0430628 A JPH0430628 A JP H0430628A JP 2134946 A JP2134946 A JP 2134946A JP 13494690 A JP13494690 A JP 13494690A JP H0430628 A JPH0430628 A JP H0430628A
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- JP
- Japan
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- circuit
- ais
- outputs
- deciding
- output
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 12
- 238000001514 detection method Methods 0.000 claims description 14
- 230000005540 biological transmission Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
Landscapes
- Error Detection And Correction (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、Ａ Ｉ Ｓ （Ａｌａｒｍ Ｉｎｄｉｃａｔ
ｉｏｎ Ｓｉｇｎａり検出に関し、特に受信データ列を
数本に並列化しビットレートを下げた後にＡＩＳ検出を
行う回路に関する。
ｉｏｎ Ｓｉｇｎａり検出に関し、特に受信データ列を
数本に並列化しビットレートを下げた後にＡＩＳ検出を
行う回路に関する。
従来の技術
従来、この種のＡＩＳ検出回路は、第２図に示すように
並列化されたデータ列１〜４各々について計数回路３３
〜３６で”０”の数をカウントしその出力を加算器４１
〜４３により順次加算してデータ列中の”０”の総数を
算出する方式となっていた。
並列化されたデータ列１〜４各々について計数回路３３
〜３６で”０”の数をカウントしその出力を加算器４１
〜４３により順次加算してデータ列中の”０”の総数を
算出する方式となっていた。
発明が解決しようとする課題。
上述した従来のＡＩＳ検出回路は、並列化したデータ列
番々について”０”の数をカウントし、その出力を順次
加算して”Ｏ”の総数を算出する方式になっているため
に、回路が複雑で規模が大きくなるという欠点がある。
番々について”０”の数をカウントし、その出力を順次
加算して”Ｏ”の総数を算出する方式になっているため
に、回路が複雑で規模が大きくなるという欠点がある。
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記欠点
を解消し、比較的簡単で回路規模を小さくすることを可
能とした新規なＡＩＳ検出回路を提供することにある。
従って本発明の目的は、従来の技術に内在する上記欠点
を解消し、比較的簡単で回路規模を小さくすることを可
能とした新規なＡＩＳ検出回路を提供することにある。
課題を解決するための手段
上記目的を達成する為に、本発明に係るＡＩＳ検出回路
は、並列化したデータ列を２進符号に変換する符号変換
回路と、この符号変換回路の出力を第１の入力とする加
算回路と、この加算回路の出力を１ビット保持しその出
力を前記加算回路の第２の入力とする保持回路と、この
保持回路の出力を入力としデータ列中の”０”の数が規
定値以下であった場合にＡＩＳ信号受信と判定する判定
回路とを備えて構成される。
は、並列化したデータ列を２進符号に変換する符号変換
回路と、この符号変換回路の出力を第１の入力とする加
算回路と、この加算回路の出力を１ビット保持しその出
力を前記加算回路の第２の入力とする保持回路と、この
保持回路の出力を入力としデータ列中の”０”の数が規
定値以下であった場合にＡＩＳ信号受信と判定する判定
回路とを備えて構成される。
実施例
次に、本発明をその好ましい一実施例について図面を参
照して具体的に説明する。
照して具体的に説明する。
第１図は本発明の一実施例を示すブロック構成図である
。
。
第１図を参照するに、本発明の一実施例は、符号変換回
路５と、加算回路９と、保持回路１４と、判定回路１９
と、アンドゲート２３とから構成される並列化されたデ
ータ列１〜４は符号変換回路５により２進符号化された
信号６〜８となる。加算回路では、２進符号化された信
号６〜８と保持回路１４の出力１５〜１８を加算し、そ
の加算出力１０〜１３を出力する。保持回路１４では加
算出力１０〜１３を１ビット保持する０判定回路１９は
、保持回路１４の出力１５〜１８により、判定周期信号
２５により示される判定周期中のデータ列中に含まれる
”０”の数が規定値以下であった場合にＡＩＳ信号２０
を出力する。又、判定回路１９では、判定周期の途中で
データ列中の”０”の数が規定値以上となった場合には
その情報２１を出力し、アンドゲート２３に入力するこ
とにより保持回路１４に供給されるクロックパルス２２
を停止し、以後の加算動作を停止することにより、判定
結果が変化してしまうことを防止している。
路５と、加算回路９と、保持回路１４と、判定回路１９
と、アンドゲート２３とから構成される並列化されたデ
ータ列１〜４は符号変換回路５により２進符号化された
信号６〜８となる。加算回路では、２進符号化された信
号６〜８と保持回路１４の出力１５〜１８を加算し、そ
の加算出力１０〜１３を出力する。保持回路１４では加
算出力１０〜１３を１ビット保持する０判定回路１９は
、保持回路１４の出力１５〜１８により、判定周期信号
２５により示される判定周期中のデータ列中に含まれる
”０”の数が規定値以下であった場合にＡＩＳ信号２０
を出力する。又、判定回路１９では、判定周期の途中で
データ列中の”０”の数が規定値以上となった場合には
その情報２１を出力し、アンドゲート２３に入力するこ
とにより保持回路１４に供給されるクロックパルス２２
を停止し、以後の加算動作を停止することにより、判定
結果が変化してしまうことを防止している。
この判定回路１９は、例えばコンパレータにより構成す
ることができ、また、ある設定値に一致したときにその
動作を停止する検出回路によっても構成することができ
る。
ることができ、また、ある設定値に一致したときにその
動作を停止する検出回路によっても構成することができ
る。
なお、第１図中の２４はクロックパルスを示す。
発明の詳細
な説明したように１本発明によれば、並列化されたデー
タ列を符号変換した後に加算し、その加算出力によりＡ
ＩＳ信号の受信判定をすることにより、比較的簡単で回
路規模の小さいＡＩＳ検出回路を実現することができる
という効果が得られる。
タ列を符号変換した後に加算し、その加算出力によりＡ
ＩＳ信号の受信判定をすることにより、比較的簡単で回
路規模の小さいＡＩＳ検出回路を実現することができる
という効果が得られる。
第１図は本発明に係るＡＩＳ検出回路の一実施例を示す
ブロック構成図、第２図は従来のＡＩＳ検出回路の構成
図である。 １〜４・−並列化されたデータ列、５・−符号変換回路
、６〜８・−２進符号化信号、９・・加算回路、１０〜
１３−加算出力、１４−保持回路、１５〜１８−保持回
路出力、１９・−判定回路、２０・−ＡＩＳ信号、２１
・−判定出力、２２．２４−クロックパルス、２３−ア
ンドゲート、２５−判定周期信号、２６〜２９−計数出
力、３０〜３２・−加算出力、３３〜３６−計数回路、
３７〜４０−アンドゲート、４１〜４３・−加算回路、
４４−判定回路
ブロック構成図、第２図は従来のＡＩＳ検出回路の構成
図である。 １〜４・−並列化されたデータ列、５・−符号変換回路
、６〜８・−２進符号化信号、９・・加算回路、１０〜
１３−加算出力、１４−保持回路、１５〜１８−保持回
路出力、１９・−判定回路、２０・−ＡＩＳ信号、２１
・−判定出力、２２．２４−クロックパルス、２３−ア
ンドゲート、２５−判定周期信号、２６〜２９−計数出
力、３０〜３２・−加算出力、３３〜３６−計数回路、
３７〜４０−アンドゲート、４１〜４３・−加算回路、
４４−判定回路
Claims (3)
- （１）、自局障害を対向局に通知するために送出データ
列を全“１”としたＡＩＳ信号を送出する伝送シテムに
おいて受信したデータ列を数本に並列化した後にデータ
列中の“０”の数が規定値以下であつた場合にＡＩＳ信
号受信と判定するＡＩＳ検出回路において、前記数本に
並列化したデータ列を２進符号に変換する符号変換回路
と、前記符号変換回路の出力を第１の入力とする加算回
路と、前記加算回路の出力を１ビット保持しその出力を
前記加算回路の第２の入力とする保持回路と、前記保持
回路の出力を入力とし前記データ列中の“０”の数が規
定値以下であった場合にＡＩＳ信号受信と判定する判定
回路とから構成されることを特徴とするＡＩＳ検出回路
。 - （２）、判定周期の途中で前記データ列中の“０”の数
が規定値以上となつた場合に前記判定回路から出力され
る情報を入力し前記保持回路に供給するクロックパルス
を停止させるゲート回路を備えたことを更に特徴とする
請求項（１）に記載のＡＩＳ検出回路。 - （３）、前記判定回路をコンパレータにより構成したこ
とを更に特徴とする請求項（１）または（２）に記載の
ＡＩＳ検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2134946A JPH0430628A (ja) | 1990-05-23 | 1990-05-23 | Ａｉｓ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2134946A JPH0430628A (ja) | 1990-05-23 | 1990-05-23 | Ａｉｓ検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0430628A true JPH0430628A (ja) | 1992-02-03 |
Family
ID=15140261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2134946A Pending JPH0430628A (ja) | 1990-05-23 | 1990-05-23 | Ａｉｓ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0430628A (ja) |
-
1990
- 1990-05-23 JP JP2134946A patent/JPH0430628A/ja active Pending
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