JPH043103B2 - - Google Patents

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JPH043103B2
JPH043103B2 JP61042256A JP4225686A JPH043103B2 JP H043103 B2 JPH043103 B2 JP H043103B2 JP 61042256 A JP61042256 A JP 61042256A JP 4225686 A JP4225686 A JP 4225686A JP H043103 B2 JPH043103 B2 JP H043103B2
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semiconductor layer
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forming
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/061—Manufacture or treatment of FETs having Schottky gates
    • H10D30/0612—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs
    • H10D30/0614—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs using processes wherein the final gate is made after the completion of the source and drain regions, e.g. gate-last processes using dummy gates

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  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、超高周波GaAsFETからなる半導体
装置に係り、特にゲート電極とソース・ドレイン
の取出電極が同じ材質で形成され、かつ、ソー
ス・ドレインの高濃度不純物領域がゲート電極及
びソース・ドレインの取出電極の双方と自己整合
して、優れた素子特性を有すると共に、微細化を
達成した半導体装置に関する。
また、本発明は、半導体基板上に形成したダミ
ーゲートの両側部に側壁を形成したものをマスク
にして半導体基板内に所定の不純物を導入するこ
とにより高濃度不純物領域を形成し、次いで、ダ
ミーゲートを除去して残存した側壁膜をマスクに
してゲート電極、ソース・ドレインの取出電極の
形成部材を堆積し、然る後、側壁膜を除去する工
程を設けたことにより、ゲート電極とソース・ド
レインの取出電極が同じ材質で形成され、かつ、
高濃度不純物領域がゲート電極、ソース・ドレイ
ンの取出電極の双方と自己整合して、優れた素子
特性を有すると共に、微細化を達成した半導体装
置を容易に得ることができる半導体装置の製造方
法に関する。
（従来の技術） 従来、超高周波GaAsFETからなる半導体装置
として例えば第３図に示す構造のものが使用され
ている。図中１は、半絶縁アンドープGaAs基板
（以下、GaAs基板と記す）である。GaAs基板１
上には、Ｎ導電型の低濃度半導体層２が形成され
ている。低濃度半導体層２の所定領域には、ソー
ス・ドレインとなる高濃度不純物領域３ａ，３ｂ
が所定の間隔を設けてその主面から延在してい
る。高濃度不純物領域３ａ，３ｂ間の低濃度半導
体層２上には、ゲート電極４が形成されている。
ゲート電極４は、Al、Au、又はTi／Al等の金属
又はこれらの合金で形成されている。高濃度不純
物領域３ａ，３ｂ上には、AuGe／Pt等からなる
ソース・ドレインの取出電極５ａ，５ｂが夫々形
成されている。
このような従来の半導体装置１０は、次のよう
にして製造される。先ず、第４図Ａに示す如く、
GaAs基板１上に動作層となるＮ導電型の低濃度
半導体装置２を形成する。次いで、低濃度半導体
層２上にSIO2膜を形成し、これに選択エツチン
グを施して所定パターンのダミーゲート１１を形
成する。次いで、ダミーゲート１１を覆うように
して低濃度半導体層２上にSi3N4膜からなる側壁
膜形成部材１２を堆積する。
次に、第４図Ｂに示す如く、側壁形成部材１２
上にレジスト膜（図示せず）を形成し、これに
RIE（Reactive Ion Eething）によるレジスト膜
の平坦化のためのエチツングを施してダミーゲー
ト１１の上部の側壁膜形成部材１２の部分を除去
する。次いで、ダミーゲート１１及びその側部の
側壁膜形成部材１２の部分をマスクにして、低濃
度半導体層２上の側壁膜形成部材１２部分を貫通
してSiからなる不純物を低濃度半導体層２中にイ
オン注入する。次いで、注入された不純物を活性
化して高濃度不純物領域３ａ，３ｂを形成する。
次に、第４図Ｃに示す如く、NH4F等のウエツ
トエツチングによりダミーゲート１１を除去す
る。
次に、第４図Ｄに示す如く、残存した側壁膜形
成部材１２をマスクにして、低濃度半導体層２の
露出面上にAl、Au、又はTi／Ａ等の金属又は
これらの合金からなる電極形成部材１３を形成す
る。
次に、第４図Ｅに示す如く、側壁膜形成部材１
２及びその上の電極形成部材１３をCDE（Chemi
−cal Dry Etching）により一体に除去し、低濃
度半導体層２上に所定パターンのゲート電極１４
を形成する。
然る後、第４図Ｆに示す如く、AuGe等からな
るオーミツクメタルを不純物領域３ａ，３ｂ上、
低濃度半導体層２の露出面上及びゲート電極１４
上に形成する。次いで、これをパターニングする
ことにより、高濃度不純物領域３ａ，３ｂに接続
するソース・ドレインの取出電極５ａ，５ｂを形
成して半導体装置１０を得る。
（発明が解決しようとする問題点） 第３図に示す従来の半導体装置１０には、次の
ような問題がある。
高濃度不純物領域３ａ，３ｂとソース・ドレ
インの取出電極５ａ，５ｂが自己整合していな
いため、ゲート電極４と高濃度不純物領域３ａ
との間隔よりもゲート電極４と取出電極５ａと
の間隔の方が大きくなり、所謂ソース抵抗RS
を十分に低下できないと共に、ソース抵抗のば
らつきも大きい。その結果、良好な高周波特性
が得られない。
ゲート電極４とソース・ドレインの取出電極
５ａ，５ｂとの間隔を十分に短くできないた
め、素子を微細化して集積度を十分に高めるこ
とができない。
ゲート電極４とソース・ドレインの取出電極
５ａ，５ｂの材質が異なるため、素子特性を十
分に向上できないと共に、製造工程が複雑にな
る。
ソース・ドレインの取出電極５ａ，５ｂは、
AuGeの合金化によりオーミツク性を改善して
いるが、Geの濃度を高めてオーミツク性を更
に高めようとすると取出電極５ａ，５ｂが剥れ
る所謂ボールアツプ現象が起きる。この現象を
防止するためにPtやNi等からなる押え電極を
取出電極５ａ，５ｂ上に積層すると、電極構造
が複雑なものになる。
また、第４図Ａ乃至同図Ｆに示す従来の半導体
装置の製造方法には、次のような問題がある。
ソース・ドレインとなる高濃度不純物領域３
ａ，３ｂの不純物濃度が十分高く取れず、しか
もゲートはシヨツトキーゲートであるため、取
出電極５ａ，５ｂのオーミツク性を良好にする
ためには、ゲート電極１４とソース・ドレイン
の取出電極５ａ，５ｂを異なる材質で形成しな
ければならない。このため製造工程が複雑にな
る。
ソース・ドレインの取出電極５ａ，５ｂのオ
ーミツク性はAuGeの合金中のGe濃度を高める
ことにより改善されるが、Ge濃度が高くなる
と取出電極５ａ，５ｂが剥れる所謂ボールアツ
プ現象が起きる。かかる現象を防止するために
Pt，Ni等からなる押え電極を取出極５ａ，５
ｂ上に設けると、製造工程が複雑になる。
高濃度不純物領域３ａ，３ｂは、ゲート電極
１４及び取出電極５ａ，５ｂの双方に対して
は、自己整合されていないので、所謂マスク合
せ工程等が複雑になると共に、微細化した素子
を形成することが困難となる。
〔発明と構成〕
（問題点を解決するための手段） 本発明は、半導体基板上に一導電型の低濃度半
導体層を形成してなる半導体基板と、前記低濃度
半導体層上の所定領域に形成されたゲート電極
と、該ゲート電極の両側面に対して所定の間隔を
設けて自己整合的に前記低濃度半導体層内に形成
された高濃度不純物領域と、前記ゲート電極と同
じ材質で前記高濃度不純物領域上に形成された取
出電極とを具備することを特徴とする半導体装置
である。
また、本発明は、半導体基板上に一導電型の低
濃度半導体層を形成してなる半導体基板の該低濃
度半導体層上の所定領域にダミーゲートを形成す
る工程と、該ダミーゲートを覆う側壁膜形成部材
を前記低濃度半導体層の露出表面上に形成する工
程と、該側壁膜形成部材に異方性エツチングを施
し、前記ダミーゲートの側部に側壁膜を形成する
と共に、前記低濃度半導体層の表面を露出する工
程と、該側壁膜及び前記ダミーゲートをマスクに
して前記低濃度半導体層中に所定の不純物を導入
し、高濃度不純物領域を形成する工程と、前記ダ
ミーゲートを選択的に除去する工程と、残存した
前記側壁膜をマスクにして露出した前記低濃度半
導体層上及び前記高濃度不純物領域上に電極形成
部材を形成する工程と、前記側壁膜及びその上に
堆積した前記電極形成部材を除去して、前記高濃
度不純物領域上及び前記低濃度半導体層上に所定
の電極を形成する工程とを具備することを特徴と
する半導体装置の製造方法である。
ここで、本発明の半導体装置及び本発明方法に
て使用する半導体基板は、例えばGaAs半導体基
板である。
また、高濃度不純物領域を構成する不純物は、
Seである。Seを使用するのは、取出電極と良好
なオーミツク接続を得やすいからである。このよ
うに取出電極と良好なオーミツク接続を得る観点
から、高濃度不純物領域の不純物濃度は、１×
1019cm-3に設定する必要がある。
また、ゲート電極及び取出電極の材質は同じも
のを選定する。例えばＡ、Au又はTi／Ａの
金属を使用し、これらの金属で単層又は多層の電
極構造を形成することができる。
また、本発明方法では、ダミーゲートをSIO2
膜等で形成し、ダミーゲートの幅は0.25〜0.50μ
ｍ、高さは約1μｍに設定するのが望ましい。
また、本発明方法では、側壁膜形成部材を
Si3N4膜で形成し、その膜厚は0.5〜1.0μｍ程度に
設定するのが望ましい。
また、本発明方法では、側壁膜形成部材をパタ
ーニングする手段としては、反応性イオンエツチ
ング等の方向性エツチングによるのが望ましい。
また、本発明方法では、ダミーゲートを除去す
る手段としてNH4Fからなる化学エツチングを採
用するのが望ましい。
また、本発明方法では、残存した側壁膜及びそ
の上の電極形成部材を除去する手段としては、テ
ープリフトオフ法やイオンミーリングとCDE
（Chemical Dry Etching）法によるものが望ま
しい。
（作用） 本発明に係る半導体装置によれば、ゲート電極
とソース・ドレインの取出電極が同じ材質で形成
されているので、素子特性を向上させることがで
きる。また、ゲート電極、ソース・ドレインの取
出電極の双方に対して高濃度不純物領域が自己整
合しているので、ゲート電極とソース・ドレイン
の取出電極の間隔を十分に小さくして、素子の微
細化、高集積化を達成することができる。また、
ゲート電極とソース・ドレインの取出電極の間隔
が一定値に保たれ、かつ、小さく設定されている
ので、ソース抵抗（RSを低減させると共に、ソ
ース抵抗のばらつきを小さくして、良好な高周波
特性を得ることができる。また、ソース・ドレイ
ンの取出電極は、合金化作用によらないAl、
Au、Ti／Al等の金属で形成され、しかも、押え
電極を設けずに良好なオーミツク接続を得ている
ので、電極構造を簡単なものにすると共に、製造
工程を簡単なものにすることができる。
また、本発明に係る半導体装置の製造方法によ
れば、高濃度不純物領域をSeによる十分な高濃
度のものに形成しているので、合金作用によらな
いAl、Au、Ti／Al等の金属で良好なオーミツク
接続をするソース・ドレインの取出電極を容易に
形成することができる。しかも、ゲート電極をソ
ース・ドレインの取出電極と同じ材質のものに設
定して、所謂ダミーゲート方式によりゲート電極
及びソース・ドレインの取出電極を同時に形成す
ることができる。その結果、電極形成工程を極め
て簡単なものにすることができる。また、高濃度
不純物領域の形成、ゲート電極の形成及びソー
ス・ドレインの取出電極の形成を、同じ側壁膜を
マスクにして行うことができるので、高濃度不純
物領域をゲート電極及びソース・ドレインの取出
電極の双方に対して自己整合させることができ
る。その結果、ゲート電極とソース・ドレインの
取出電極の間隔を小さくし、かつ、一定の値に保
つて、ソース抵抗と低減及びそのばらつきを小さ
くして、高周波特性の良好な素子を得ることがで
きる。しかも、同時の素子の小型化、微細化を達
成することができる。
（実施例） 以下、本発明の実施例について図面を参照して
説明する。第１図は、本発明の一実施例の概略構
成を示す説明図である。図中２０は、半絶縁アン
ドープGaAs半導体基板（以下、GaAs基板と記
す）である。GaAs記板２０上には、Ｎ導電型の
低濃度半導体層２１が積層されている。低濃度半
導体層２１の所定領域には、ソース・ドレインと
なる高濃度不純物領域２２ａ，２２ｂが、その主
面からGaAs基板２０内に延出するようにSeの不
純物拡散にて形成されている。この高濃度不純物
領域２２ａ，２２ｂの不純物濃度は、３〜５×
1019cm-3に設定されている。高濃度不純物領域２
２ａ，２２ｂ間の低濃度半導体層２１上には、ゲ
ート電極２３が形成されている。又、高濃度不純
物領域２２ａ，２２ｂ上には、ゲート電極２３と
同じ材質で形成された取出電極２４ａ，２４ｂが
設けられている。ゲート電極２３及び取出電極２
４ａ，２４ｂは、例えばAl、Au、Ti／Al単層或
はこれらの金属の多層の構造になつている。高濃
度不純物領域２２ａ，２２ｂは、ゲート電極２
３、取出電極２４ａ，２４ｂの双方に対して自己
整合されている。
このように構成された半導体装置３０は、高濃
度不純物２２ａ，２２ｂがゲート電極２３、取出
電極２４ａ，２４ｂの双方に対して自己整合して
いるので、ゲート電極２３取出電極２４ａ，２４
ｂの間隔が所定値に正しく設定され、かつ、十分
に小さく設定されている。このため、所謂ソース
抵抗（RS）を十分に低減させると共にそのばら
つきを小さくして、良好な高周波特性を得ること
ができる。また、ゲート電極２３と取出電極２４
ａ，２４ｂの間隔を小さくできるので、素子の小
型化、微細化を達成できる。また、ゲート電極２
３及び取出電極２４ａ，２４ｂが同じ材質で形成
されているので、電極構造を簡単なものにして製
造工程を簡単なものにできると共に、素子特性を
向上させることができる。
次に、本発明方法について、第２図Ａ乃至同図
Ｅを参照して説明する。
先ず、第２図Ａに示す如く、GaAs基板２０上
に動作層となるＮ導電型の低濃度半導体層２１を
形成する。次に、低濃度半導体層２１上にSIO2
膜を形成し、これに選択エツチングを施して幅
0.25〜0.5μｍ、高さ約1μｍのダミーゲート３１を
形成する。次に、ダミーゲート３１を覆う厚さ
0.5〜1.0μｍのSi3N4膜からなる側壁膜形成部材３
２を低濃度半導体層２１上に堆積する。
次に、第２図Ｂに示す如く、側壁膜形成部材３
２にRIE法によりエツチバツク処理を施し、ダミ
ーゲート３１の両側部を覆う側壁膜３３を形成す
ると共に、低濃度半導体層２１の表面を露出す
る。次いで、ダミーゲート３１及び側壁膜３３を
マスクにして低濃度半導体層２１にGaAs基板２
０に達する深さで、Seのホツトインプラをドー
ズ量１×1015cm-2の条件で行い、これをランプア
ニール等で活性化して不純物濃度が３×５×1019
cm-3の高濃度不純物領域２２ａ，２２ｂで形成す
る。
次に、第２図Ｃに示す如く、ダミーゲート３１
をNH4F等のウエツトエツチングにより除去す
る。
次に、第２図Ｄに示す如く、側壁膜３３をマス
クにして低濃度半導体層２１の露出表面及び高濃
度不純物領域２２ａ，２２ｂ上にAl、Au、又は
Ti／Al等からなる電極形成部材３４を堆積する。
次に、第２図Ｅに示す如く、側壁膜３３及びそ
の上の電極形成部材３４をテープリフトオフ法或
はイオンミーリング法とCDE法の併用によつて
除去し、所定パターンのゲート電極２３、ソー
ス・ドレインの取出電極２２ａ，２２ｂを形成し
て半導体装置３０を得る。このとき、ゲート電極
２３と取出電極２４ａ，２４ｂの間隔は、側壁膜
３１の厚さによつて決定され、高濃度不純物領域
２２ａ，２２ｂは、ゲート電極２３及び取出電極
２４ａ，２４ｂの双方に対して自己整合される。
このように本発明方法によれば、ゲート電極２
３と取出電極２４ａ，２４ｂが同じ材質で形成さ
れ、取出電極２４ａ，２４ｂは合金化反応によら
ずに高濃度不純物領域２２ａ，２２ｂと良好なオ
ーミツク接触を示し、しかも、ソース抵抗（RS）
が均一な値で十分に小さく、素子の小型・微細化
が達成された半導体装置３０を極めて容易に得る
ことができる。
〔発明の効果〕
以上説明した如く、本発明に係る半導体装置に
よれば、ゲート電極とソース・ドレインの取出電
極を同じ材質で形成し、かつ、ソース・ドレイン
の高濃度不純物領域をゲート電極とソース・ドレ
インの取出電極の双方に対して自己整合させて、
素子特性を向上させると共に、微細化を達成する
ことができる。また、本発明方法によれば、この
ような素子特性を向上させ、かつ、微細化を達成
した半導体装置を容易に得ることができる。
【図面の簡単な説明】
第１図は、本発明の一実施例の概略構成を示す
説明図、第２図Ａ乃至同図Ｅは、本発明方法を工
程順に示す説明図、第３図は、従来の半導体装置
の暇略構成を示す説明図、第４図Ａ乃至同図Ｆ
は、同従来の半導体装置の製造方法を工程順に示
す説明図である。 ２０……GaAs基板、２１……低濃度半導体
層、２２ａ，２２ｂ……高濃度不純物領域、２３
……ゲート電極、２４ａ，２４ｂ……ソース・ド
レインの取出電極、３０……半導体装置、３１…
…ダミーゲート、３２……側壁膜形成部材、３３
……側壁膜。

Claims (1)

  1. 【特許請求の範囲】 １ GaAs半絶縁性基板上に一導電型の低濃度半
    導体層を形成してなる半導体基板と、前記低濃度
    半導体層上の所定領域に形成されたゲート電極
    と、該ゲート電極の両側面に対して所定の間隔を
    設けて自己整合的に前記低濃度半導体層内に形成
    された不純物濃度が１×1019cm-3以上である高濃
    度不純物領域と、前記ゲート電極と同じ材質で前
    記高濃度不純物領域上に形成された取出電極とを
    具備することを特徴とする半導体装置。 ２ 高濃度不純物領域の不純物がSeである特許
    請求の範囲第１項記載の半導体装置。 ３ ゲート電極及び取出電極がAl，Au，又は
    Ti／Alの単層又はこれらの多層メタル層で形成
    されている特許請求の範囲第２項記載の半導体装
    置。 ４ GaAs半絶縁性基板上に一導電型の低濃度半
    導体層を形成してなる半導体基板の該低濃度半導
    体層上の所定領域にダミーゲートを形成する工程
    と、該ダミーゲートを覆う側壁膜形成部材を前記
    低濃度半導電体層の露出表面上に形成する工程
    と、該側壁膜形成部材に異方性エツチングを施
    し、前記ダミーゲートの側部に側壁膜を形成する
    と共に、前記低濃度半導体層の表面を露出する工
    程と、該側壁膜及び前記ダミーゲートをマスクに
    して前記低濃度半導体層中に所定の不純物を導入
    し、不純物濃度が１×1019cm-3以上である高濃度
    不純物領域を形成する工程と、前記ダミーゲート
    を選択的に除去する工程と、残存した前記側壁膜
    をマスクにして露出した前記低濃度半導体層上及
    び前記高濃度不純物領域上に電極形成部材を形成
    する工程と、前記側壁膜及びその上に堆積した前
    記電極形成部材を除去して、前記高濃度不純物領
    域上及び前記低濃度半導体層上に所定の電極を形
    成する工程とを具備することを特徴とする半導体
    装置の製造方法。 ５ 低濃度半導電体層中に導入する不純物がSe
    である特許請求の範囲第４項記載の半導体装置の
    製造方法。 ６ 電極形成部材がAl，Au、又はTi／Alの単層
    又はこれらの多層メタルである特許請求の範囲第
    ５項記載の半導体装置の製造方法。 ７ ダミーゲートがSiO2膜で形成され、側壁膜
    形成部材がSi3N4膜である特許請求の範囲第６項
    記載の半導体装置の製造方法。 ８ 異方性エツチングが反応性イオンエツチング
    である特許請求の範囲第７項記載の半導体装置の
    製造方法。
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