JPH043124A - アクティブマトリクス表示装置 - Google Patents
アクティブマトリクス表示装置Info
- Publication number
- JPH043124A JPH043124A JP2105982A JP10598290A JPH043124A JP H043124 A JPH043124 A JP H043124A JP 2105982 A JP2105982 A JP 2105982A JP 10598290 A JP10598290 A JP 10598290A JP H043124 A JPH043124 A JP H043124A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- gate
- electrodes
- bus wiring
- picture element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6732—Bottom-gate only TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
- H10D30/6746—Amorphous silicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野）
本発明は液晶等の表示媒体を用いたアクティブマトリク
ス表示装置に関し、特にスイ・ノチング素子として薄膜
トランジスタ（以下では「ＴＦＴ」と称する）を用いた
アクティブマトリクス表示装置に関する。
ス表示装置に関し、特にスイ・ノチング素子として薄膜
トランジスタ（以下では「ＴＦＴ」と称する）を用いた
アクティブマトリクス表示装置に関する。
（従来の技術）
アクティブマトリクス表示装置には、スイ・ノチング素
子としてＴＰＴが多用されている。ＴＰＴを各絵素電極
に設けることにより、絵素間のクロストークが低減され
、走査線の数の制限がなくなる。従って、アクティブマ
トリクス表示装置では単純マトリクス型の表示装置に比
べて、大容量で高画質の表示が得られる。
子としてＴＰＴが多用されている。ＴＰＴを各絵素電極
に設けることにより、絵素間のクロストークが低減され
、走査線の数の制限がなくなる。従って、アクティブマ
トリクス表示装置では単純マトリクス型の表示装置に比
べて、大容量で高画質の表示が得られる。
第４図に従来のカラー液晶表示装置に用いられるアクテ
ィブマトリクス基板の平面模式図を示す。
ィブマトリクス基板の平面模式図を示す。
第５図に第４図のアクティブマトリクス基板の部分拡大
図を示す。このアクティブマトリクス基板では、基板上
にゲートバス配線４が平行に設けられ、ゲートバス配線
４０間には多数の絵素電極５が配列されている。ゲート
バス配線４は奇数番目のゲートバス配線４ａと、偶数番
目のゲートノ望ス配線４ｂからなる。絵素電極５はゲー
トバス配線４ａに接続された絵素電極５ａと、ゲートバ
ス配線４ｂに接続された絵素電極５ｂからなり、絵素電
極５ａの列と絵素電極５ｂの列とは、ゲートバス配線４
の延設方向の絵素電極５の一辺の半分の長さづつずれて
いる。赤、緑、青の３色の表示を行う三角状に配置され
た絵素電極５ａ及び５ｂが絵素の一単位を構成している
。ソースバス配線６はこれらの絵素電極５ａ及び５ｂの
間にジグザグに設けられている。また、各絵素電極５に
はＴＦＴｌが設けられている。ＴＦＴＩはゲートバス配
線４ａに接続されたＴＦＴ １ ａと、ゲートバス配線
４ｂに接続されたＴＦＴＩ ｂからなる。ＴＦＴｌａは
ゲートバス配線４ａから該ゲートバス配線４ａの延設方
向に直角に設けられたゲート電極１０ａ上に形成されて
いる。絵素電極５ａにはＴＦＴｌａのドレイン電極８ａ
が接続され、ＴＦＴＩａのソース電極９ａはソースバス
配線６に接続されている。同様に、ＴＦＴｌｂはゲート
バス配線４ｂから該ゲートバス配線４ｂの延設方向に直
角に設けられたゲート電極１０ｂ土に形成されている。
図を示す。このアクティブマトリクス基板では、基板上
にゲートバス配線４が平行に設けられ、ゲートバス配線
４０間には多数の絵素電極５が配列されている。ゲート
バス配線４は奇数番目のゲートバス配線４ａと、偶数番
目のゲートノ望ス配線４ｂからなる。絵素電極５はゲー
トバス配線４ａに接続された絵素電極５ａと、ゲートバ
ス配線４ｂに接続された絵素電極５ｂからなり、絵素電
極５ａの列と絵素電極５ｂの列とは、ゲートバス配線４
の延設方向の絵素電極５の一辺の半分の長さづつずれて
いる。赤、緑、青の３色の表示を行う三角状に配置され
た絵素電極５ａ及び５ｂが絵素の一単位を構成している
。ソースバス配線６はこれらの絵素電極５ａ及び５ｂの
間にジグザグに設けられている。また、各絵素電極５に
はＴＦＴｌが設けられている。ＴＦＴＩはゲートバス配
線４ａに接続されたＴＦＴ １ ａと、ゲートバス配線
４ｂに接続されたＴＦＴＩ ｂからなる。ＴＦＴｌａは
ゲートバス配線４ａから該ゲートバス配線４ａの延設方
向に直角に設けられたゲート電極１０ａ上に形成されて
いる。絵素電極５ａにはＴＦＴｌａのドレイン電極８ａ
が接続され、ＴＦＴＩａのソース電極９ａはソースバス
配線６に接続されている。同様に、ＴＦＴｌｂはゲート
バス配線４ｂから該ゲートバス配線４ｂの延設方向に直
角に設けられたゲート電極１０ｂ土に形成されている。
絵素電極５ｂにはＴＦＴｌｂのドレイン電極８ｂが接続
され、ＴＦＴｌｂのソース電極９ｂはソースバス配線６
に接続されている。ＴＰＴｌａのゲート電極１０ａに対
するドレイン電極８ａの位置関係と、ＴＦＴＩ ｂのゲ
ート電極１０１）に対するドレイン電極８ｂの位置関係
とは、ゲートバス配線４の延設方向に沿って互いに逆向
きになっている。また、各絵素電極５に対向して、付加
容量配線７が設けられている。付加容量配線７の一部が
絵素電極５と対向する付加容量用電極として機能する。
され、ＴＦＴｌｂのソース電極９ｂはソースバス配線６
に接続されている。ＴＰＴｌａのゲート電極１０ａに対
するドレイン電極８ａの位置関係と、ＴＦＴＩ ｂのゲ
ート電極１０１）に対するドレイン電極８ｂの位置関係
とは、ゲートバス配線４の延設方向に沿って互いに逆向
きになっている。また、各絵素電極５に対向して、付加
容量配線７が設けられている。付加容量配線７の一部が
絵素電極５と対向する付加容量用電極として機能する。
尚、第４図では付加容量配線７の記載を省略しである。
ＴＦＴＩの断面構造について説明する。第６図に第５図
のＴＦＴｌａの部分の拡大図を示す。また、第７図に第
６図の■−■線に沿ったＴＦＴＩａの断面図を示す。尚
、ＴＦＴｌｂの断面構造は、ＴＦＴｌａの断面構造とは
左右対称となる。第７図に示すように、ＴＦＴｌａでは
、ガラス基板２１上にパターン形成されたゲート電極１
０ａ１陽極酸化膜２２上の全面にゲート絶縁膜２３が積
層されている。ゲート絶縁膜２３上にはチャネル層２４
、チャネル保護膜２５、フンタクト層２６及ヒ２６、並
びにソース金属層１９ａ及びドレイン金属層１８ａが形
成されている。ドレイン金属層１８ａ上にはＩＴＯから
なる絵素電極５ａが形成されている。ソース金属層１９
ａ上には絵素電極５８と同時に形成されたＩＴ○膜２７
が形成されている。フンタクト層２６及びソース金属層
１９ａによってソース電極９ａが構成されている。同様
に、コンタクト層２６及びドレイン金属層１８ａによっ
てドレイン電極８ａが構成されている。
のＴＦＴｌａの部分の拡大図を示す。また、第７図に第
６図の■−■線に沿ったＴＦＴＩａの断面図を示す。尚
、ＴＦＴｌｂの断面構造は、ＴＦＴｌａの断面構造とは
左右対称となる。第７図に示すように、ＴＦＴｌａでは
、ガラス基板２１上にパターン形成されたゲート電極１
０ａ１陽極酸化膜２２上の全面にゲート絶縁膜２３が積
層されている。ゲート絶縁膜２３上にはチャネル層２４
、チャネル保護膜２５、フンタクト層２６及ヒ２６、並
びにソース金属層１９ａ及びドレイン金属層１８ａが形
成されている。ドレイン金属層１８ａ上にはＩＴＯから
なる絵素電極５ａが形成されている。ソース金属層１９
ａ上には絵素電極５８と同時に形成されたＩＴ○膜２７
が形成されている。フンタクト層２６及びソース金属層
１９ａによってソース電極９ａが構成されている。同様
に、コンタクト層２６及びドレイン金属層１８ａによっ
てドレイン電極８ａが構成されている。
（発明が解決しようとする課題）
このアクティブマトリクス基板の等価回路図を第８図に
示す。このアクティブマトリクス基板のＴＦＴ １には
、絵素電極５と対向電極と液晶層とによって構成される
絵素容ｊｌｌｌ、絵素電極５とゲート絶縁膜２３と付加
容量配線７とによって構成される付加容量１２、及びＴ
ＰＴＩのゲート電極１０ ａ （又１１１０ ｂ）によ
って構成される寄生容ｆｆ１１３が接続されている。寄
生容！１３は、策６図に示すように、ゲート電極１０ａ
（又は１゜ｂ）と、ドレイン電極８ａ（又はｓｂ）との
重畳部分（第６図の斜線で示す面積Ｘｘｗの領域）に形
成されている。従って、ドレイン電極８ａが形成される
位置がずれると、寄生容ｆｆ１１３の大きさが変化する
ことになる。
示す。このアクティブマトリクス基板のＴＦＴ １には
、絵素電極５と対向電極と液晶層とによって構成される
絵素容ｊｌｌｌ、絵素電極５とゲート絶縁膜２３と付加
容量配線７とによって構成される付加容量１２、及びＴ
ＰＴＩのゲート電極１０ ａ （又１１１０ ｂ）によ
って構成される寄生容ｆｆ１１３が接続されている。寄
生容！１３は、策６図に示すように、ゲート電極１０ａ
（又は１゜ｂ）と、ドレイン電極８ａ（又はｓｂ）との
重畳部分（第６図の斜線で示す面積Ｘｘｗの領域）に形
成されている。従って、ドレイン電極８ａが形成される
位置がずれると、寄生容ｆｆ１１３の大きさが変化する
ことになる。
このアクティブマトリクス基板では、第５図に示すよう
に、奇数番目のゲートバス配線４ａに接続されるＴＰＴ
ｌａのゲート電極］Ｏａに対するドレイン電極８ａの位
置関係と、偶数番目のゲートバス配線４ｂに接続される
ＴＦＴｌｂのゲート電極１０ｂに対するドレイン電極８
ｂの位置関係とが逆になっている。この基板上の全ての
ＴＦＴｌａ及び１ｂのドレイン電極８ａ及び８ｂは同時
にパターン形成されるので、ドレイン電極８ａ及び８ｂ
のパターンが正規の位置からゲートバス配線４の延設方
向にずれて形成されると、ＴＦＴＩａのゲート電極１０
ａとドレイン電極８ａとの重畳部分の面積と、ＴＦＴｌ
ｂのゲート電極１０ｂとドレイン電極８ｂとの重畳部分
の面積とは異なることになる。従って、ＴＦＴＩ ａに
接続される寄生容量とＴＦＴｌｂに接続される寄生容量
とは異なる値となる。
に、奇数番目のゲートバス配線４ａに接続されるＴＰＴ
ｌａのゲート電極］Ｏａに対するドレイン電極８ａの位
置関係と、偶数番目のゲートバス配線４ｂに接続される
ＴＦＴｌｂのゲート電極１０ｂに対するドレイン電極８
ｂの位置関係とが逆になっている。この基板上の全ての
ＴＦＴｌａ及び１ｂのドレイン電極８ａ及び８ｂは同時
にパターン形成されるので、ドレイン電極８ａ及び８ｂ
のパターンが正規の位置からゲートバス配線４の延設方
向にずれて形成されると、ＴＦＴＩａのゲート電極１０
ａとドレイン電極８ａとの重畳部分の面積と、ＴＦＴｌ
ｂのゲート電極１０ｂとドレイン電極８ｂとの重畳部分
の面積とは異なることになる。従って、ＴＦＴＩ ａに
接続される寄生容量とＴＦＴｌｂに接続される寄生容量
とは異なる値となる。
ＴＰＴＩのゲート電極１０がオンの状態のときにソース
電極９からドレイン電極８へ印加された交流信号は、絵
素容ｊｌｌｌ、寄生容量１３、及び付加容ｊ１１２に過
渡的に分割される。一般に、ＴＰＴの寄生容量はＭＯＳ
−ＦＥＴ等のそれに比べて大きいため、該交流信号の電
圧波形が非対称となる。この非対称性により、オフセッ
トＤＣ４４圧成分が生じ、フリッカ発生の原因となる。
電極９からドレイン電極８へ印加された交流信号は、絵
素容ｊｌｌｌ、寄生容量１３、及び付加容ｊ１１２に過
渡的に分割される。一般に、ＴＰＴの寄生容量はＭＯＳ
−ＦＥＴ等のそれに比べて大きいため、該交流信号の電
圧波形が非対称となる。この非対称性により、オフセッ
トＤＣ４４圧成分が生じ、フリッカ発生の原因となる。
このようなＴＰＴの寄生容量に起因するフリッカを抑制
するため、一般的には絵素電極５に液晶層を挟んで対向
する対向電極にＤＣ成分を印加し、オフセットＤＣｉｉ
！圧の補償が行われる。
するため、一般的には絵素電極５に液晶層を挟んで対向
する対向電極にＤＣ成分を印加し、オフセットＤＣｉｉ
！圧の補償が行われる。
ところが、第４図及び第５図に示すアクティブマトリク
ス表示装置では、前述のように、奇数番目のゲートバス
配線４ａに接続されるＴＦＴｌａの寄生容量の大きさと
、偶数番目のゲートバス配線４ｂに接続されるＴＦＴｌ
ｂの寄生容量の大きさとが異なるため、対向電極に印加
される電圧はＴＦＴｌａの寄生容量、若しくはＴ Ｆ
Ｔ １− ｂの寄生容量の何れか一方しか補償できない
ことになる。
ス表示装置では、前述のように、奇数番目のゲートバス
配線４ａに接続されるＴＦＴｌａの寄生容量の大きさと
、偶数番目のゲートバス配線４ｂに接続されるＴＦＴｌ
ｂの寄生容量の大きさとが異なるため、対向電極に印加
される電圧はＴＦＴｌａの寄生容量、若しくはＴ Ｆ
Ｔ １− ｂの寄生容量の何れか一方しか補償できない
ことになる。
従って、補償され得ない寄生容量を有するＴＦＴｌに接
続された絵素電極５にはＤＣ成分が印加され、表示画面
にはフリッカが発生することになる。
続された絵素電極５にはＤＣ成分が印加され、表示画面
にはフリッカが発生することになる。
本発明はこのような問題点を解決するものであり、本発
明の目的は、ＴＰＴの寄生容量の大きさの違いに基づく
フリッカの発生のないアクティブマトリクス表示装置を
提供することである。
明の目的は、ＴＰＴの寄生容量の大きさの違いに基づく
フリッカの発生のないアクティブマトリクス表示装置を
提供することである。
（課題を解決するための手段）
本発明のアクティブマトリクス表示装置は、−対の絶縁
性基板と、該一対の基板の何れか一方の基板内面に配列
された絵素電極と、該絵素電極の間に設けられたゲート
バス配線と、ゲート電極及びドレイン電極を有する少な
くとも一対の薄膜トランジスタと、を備えたアクティブ
マトリクス表示装置であって、該一対の薄膜トランジス
タの該ゲート電極のそれぞれが、該一対の薄膜トランジ
スタの間の中央に位置する面に関して互いに対称で且つ
該ゲートバス配線の延設方向に直角に設けられ、該一対
の薄膜トランジスタの該ドレイン電極のそれぞれが、照
面に関して互いに対称な形状で形成されており、そのこ
とによって上記目的が達成される。
性基板と、該一対の基板の何れか一方の基板内面に配列
された絵素電極と、該絵素電極の間に設けられたゲート
バス配線と、ゲート電極及びドレイン電極を有する少な
くとも一対の薄膜トランジスタと、を備えたアクティブ
マトリクス表示装置であって、該一対の薄膜トランジス
タの該ゲート電極のそれぞれが、該一対の薄膜トランジ
スタの間の中央に位置する面に関して互いに対称で且つ
該ゲートバス配線の延設方向に直角に設けられ、該一対
の薄膜トランジスタの該ドレイン電極のそれぞれが、照
面に関して互いに対称な形状で形成されており、そのこ
とによって上記目的が達成される。
（作用）
本発明のアクティブマトリクス表示装置では、１個の絵
素電極に接続された複数のＴＰＴのうちの一対のＴＰＴ
のそれぞれが、該一対のＴＰＴの間の中央に位置する面
に関して対称に形成されたゲート電極及びドレイン電極
を有している。また、それぞれのＴＰＴのゲート電極は
、ゲートバス配線の延設方向に直角に設けられている。
素電極に接続された複数のＴＰＴのうちの一対のＴＰＴ
のそれぞれが、該一対のＴＰＴの間の中央に位置する面
に関して対称に形成されたゲート電極及びドレイン電極
を有している。また、それぞれのＴＰＴのゲート電極は
、ゲートバス配線の延設方向に直角に設けられている。
この構成では、ドレイン電極のパターンがゲートバス配
線の延設方向にずれて形成されると、該一対のＴＰＴの
うちの一方のＴＰＴではゲート電極とドレイン電極との
重畳部分の面積が増加し、他方のＴＰＴではゲート電極
とドレイン電極との重畳部分の面積が減少する。従って
、各絵素電極に接続され、るＴＦＴの合計の寄生容量の
大きさは、ドレイン電極のパターンの位置ずれが生じて
も、一定に保たれる。
線の延設方向にずれて形成されると、該一対のＴＰＴの
うちの一方のＴＰＴではゲート電極とドレイン電極との
重畳部分の面積が増加し、他方のＴＰＴではゲート電極
とドレイン電極との重畳部分の面積が減少する。従って
、各絵素電極に接続され、るＴＦＴの合計の寄生容量の
大きさは、ドレイン電極のパターンの位置ずれが生じて
も、一定に保たれる。
（実施例）
本発明の実施例について以下に説明する。
第１図に本発明のアクティブマトリクス表示装置の一実
施例に用いられるアクティブマトリクス基板の部分平面
図を示す。本実施例のアクティブマトリクス表示装置に
は、絶縁性の基板上に多数の絵素電極５５が設けられて
いる。絵素電極５５の間にはゲートバス配線５４が平行
に設けられている。ゲートバス配線５４は奇数番目のゲ
ートバス配線５４ａと、偶数番目のゲートバス配線５４
ｂからなる。絵素電極５５はゲートバス配線５４ａに接
続された絵素電極５５ａと、ゲートバス配線５４ｂに接
続された絵素電極５５１）からなる。
施例に用いられるアクティブマトリクス基板の部分平面
図を示す。本実施例のアクティブマトリクス表示装置に
は、絶縁性の基板上に多数の絵素電極５５が設けられて
いる。絵素電極５５の間にはゲートバス配線５４が平行
に設けられている。ゲートバス配線５４は奇数番目のゲ
ートバス配線５４ａと、偶数番目のゲートバス配線５４
ｂからなる。絵素電極５５はゲートバス配線５４ａに接
続された絵素電極５５ａと、ゲートバス配線５４ｂに接
続された絵素電極５５１）からなる。
絵素電極５５ａの列と絵素電極５５ｂの列とは、ゲート
バス配線５４の延設方向の絵素電極５５の一辺の半分の
長さづつずれている。ソースバス配線５６はこれらの絵
素電極５５３及び５５ｋ）の間にジグザグに設けられて
いる。
バス配線５４の延設方向の絵素電極５５の一辺の半分の
長さづつずれている。ソースバス配線５６はこれらの絵
素電極５５３及び５５ｋ）の間にジグザグに設けられて
いる。
ゲートバス配線５４ａと絵素電極５５ａとの間には、Ｔ
ＦＴ５１ ａ及び６１ａが設けられている。
ＦＴ５１ ａ及び６１ａが設けられている。
同様ニ、ゲートバス配線５４ｂと絵素電極５５ｂとの間
には、ＴＰＴ５１ ｔ）及び６１ｂが設けられている。
には、ＴＰＴ５１ ｔ）及び６１ｂが設けられている。
ＴＦＴ５１ ａ及び６１ａは、ゲートバス配線５４ａか
ら該ゲートバス配線５４ａの延設方向に直角に設けられ
たゲート電極５７ａ及び６７ａ上にそれぞれ形成されて
いる。ＴＦＴ５１ ａ及び６１ａのゲート電極５７ａ及
び６７ａ、ドレイン電極５８ａ及び６８ａ１及びソース
電極５９ａ及び６９ａは、ＴＦＴ５１ａ及び６１ａの間
の中央に位置する面に関して互いに対称な形状で形成さ
れている。絵素電極５５ａにはＴＦＴ５１ａ及び６１ａ
のそれぞれのドレイン電極５８ａ及び６８ａが接続され
ている。ＴＦＴ５１ ａ及び６１ａのソース電極５９ａ
及び６９ａは、ソースバス配線５６の延設部９０ａに接
続されている。
ら該ゲートバス配線５４ａの延設方向に直角に設けられ
たゲート電極５７ａ及び６７ａ上にそれぞれ形成されて
いる。ＴＦＴ５１ ａ及び６１ａのゲート電極５７ａ及
び６７ａ、ドレイン電極５８ａ及び６８ａ１及びソース
電極５９ａ及び６９ａは、ＴＦＴ５１ａ及び６１ａの間
の中央に位置する面に関して互いに対称な形状で形成さ
れている。絵素電極５５ａにはＴＦＴ５１ａ及び６１ａ
のそれぞれのドレイン電極５８ａ及び６８ａが接続され
ている。ＴＦＴ５１ ａ及び６１ａのソース電極５９ａ
及び６９ａは、ソースバス配線５６の延設部９０ａに接
続されている。
同様に、ＴＰＴ５ ｌ ｂ及び６１ｂはゲートバス配線
５４ｂから該ゲートバス配線５４ｂの延設方向に直角に
設けられたゲート電極５７ｂ及び６７ｂ上に形成されて
いる。ＴＰＴ５ ｌ ｂ及び６１ｂのゲート電極５７ｂ
及び６７ｂ１ ドレイン電極５８ｂ及び６８ｂ、及びソ
ース電極５９ｂ及び６９ｂは、ＴＰＴ５１ ｔ）及び６
１ｂの間の中央に位置する面に関して互いに対称な形状
で形成されている。絵素電極５ｂにはＴＰＴ５ ｌ ｂ
及び６１ｂのそれぞれのドレイン電極５８ｂ及び６８ｂ
が接続されている。ＴＰＴ５ ｌ ｂ及び６１ｂのソー
ス電極５９ｔ）及び６９ｂはソースバス配＄１５６の延
設部９０ｂに接続されている。また、各絵素電極５５に
対向して、付加容量配線９１が設けられている。付加容
量配線９１の一部が絵素電極５５と対向する付加容量用
電極として機能する。
５４ｂから該ゲートバス配線５４ｂの延設方向に直角に
設けられたゲート電極５７ｂ及び６７ｂ上に形成されて
いる。ＴＰＴ５ ｌ ｂ及び６１ｂのゲート電極５７ｂ
及び６７ｂ１ ドレイン電極５８ｂ及び６８ｂ、及びソ
ース電極５９ｂ及び６９ｂは、ＴＰＴ５１ ｔ）及び６
１ｂの間の中央に位置する面に関して互いに対称な形状
で形成されている。絵素電極５ｂにはＴＰＴ５ ｌ ｂ
及び６１ｂのそれぞれのドレイン電極５８ｂ及び６８ｂ
が接続されている。ＴＰＴ５ ｌ ｂ及び６１ｂのソー
ス電極５９ｔ）及び６９ｂはソースバス配＄１５６の延
設部９０ｂに接続されている。また、各絵素電極５５に
対向して、付加容量配線９１が設けられている。付加容
量配線９１の一部が絵素電極５５と対向する付加容量用
電極として機能する。
第２図に第１図のＴＦＴ５１ ａ及び６１ａの近傍の拡
大図を示す。第３図に第２図の■−■線に沿ったＴＦＴ
５１ ａ及び６１ａの断面図を示す。
大図を示す。第３図に第２図の■−■線に沿ったＴＦＴ
５１ ａ及び６１ａの断面図を示す。
尚、ＴＰＴ５１ｂ及び６１ｔ）の近傍の拡大図、及び断
面図は、それぞれ第２図及び第３図に示すものと同様で
ある。本実施例を製造工程に従って説明する。まず、ガ
ラス基板７１上に、スパッタリングによりＴａ金属膜を
３０００ の厚さに形成した。このＴａ金属膜をフォト
リングラフィ法及びエツチングによりパターン化し、ゲ
ートバス配線５４ａ及び５４ｂ５ゲート電極５７ａ、５
７ｂ及び６７ａ、６７ｂ、並びに付加容量配線９１を形
成した。次に、ゲートバス配線５４ａ及び５４ｂ１ ゲ
ート電極５７ａ、５７ｂ及び６７ａ、６７ｂ１並びに付
加容量配線９１の上面の陽極酸化を行い、これらの電極
及び配線上に、Ｔａ２０５の陽極酸化膜７２を形成した
。
面図は、それぞれ第２図及び第３図に示すものと同様で
ある。本実施例を製造工程に従って説明する。まず、ガ
ラス基板７１上に、スパッタリングによりＴａ金属膜を
３０００ の厚さに形成した。このＴａ金属膜をフォト
リングラフィ法及びエツチングによりパターン化し、ゲ
ートバス配線５４ａ及び５４ｂ５ゲート電極５７ａ、５
７ｂ及び６７ａ、６７ｂ、並びに付加容量配線９１を形
成した。次に、ゲートバス配線５４ａ及び５４ｂ１ ゲ
ート電極５７ａ、５７ｂ及び６７ａ、６７ｂ１並びに付
加容量配線９１の上面の陽極酸化を行い、これらの電極
及び配線上に、Ｔａ２０５の陽極酸化膜７２を形成した
。
次に、陽極酸化膜７２上の全面に、プラズマＣＶＤ法に
より、窒化シリコン（ＳｉＮ、）からなるゲート絶縁膜
７３を３０００ の厚さに堆積した。
より、窒化シリコン（ＳｉＮ、）からなるゲート絶縁膜
７３を３０００ の厚さに堆積した。
更に、ゲート絶縁膜２３上に後にチャネル層７４．７４
となる真性アモルファスシリコン（ａ−Ｓｉ（ｉ））層
を３００ の厚さに、及び後にチャネル保護膜７５．
７５となるＳ ｉ Ｎ ｗ層を２０００の厚さに形成し
た。次に、フォトリングラフィ法及びエツチングにより
、この５ＩＮｘ層のバターニングを行い、チャネル保護
膜７５．７５をゲート電極５７ａ、５７ｂ及び６７ａ、
６７ｂ上に形成した。
となる真性アモルファスシリコン（ａ−Ｓｉ（ｉ））層
を３００ の厚さに、及び後にチャネル保護膜７５．
７５となるＳ ｉ Ｎ ｗ層を２０００の厚さに形成し
た。次に、フォトリングラフィ法及びエツチングにより
、この５ＩＮｘ層のバターニングを行い、チャネル保護
膜７５．７５をゲート電極５７ａ、５７ｂ及び６７ａ、
６７ｂ上に形成した。
次に、プラズマＣＶＤ法により、後にフンタクト層７６
．７６、及び８６．８６となるｎ型アモルファスシリコ
ン（ａ−Ｓ ｉ （ｎや））層を堆積させた。次に、フ
ォトリソグラフィ法及びエツチングにより、上記ａ−３
ｉ （ｉ）層及びａ−３１（ｎ、）Ｊｉｔのバターニン
グを行った。このバターニングにより、コンタクト層７
６及び８６、並びにチャネル層７４．７４が形成される
。尚、この段階では、フンタクト層７６及び８６は、そ
れぞれチャネル層７４．７４上でつながっている。
．７６、及び８６．８６となるｎ型アモルファスシリコ
ン（ａ−Ｓ ｉ （ｎや））層を堆積させた。次に、フ
ォトリソグラフィ法及びエツチングにより、上記ａ−３
ｉ （ｉ）層及びａ−３１（ｎ、）Ｊｉｔのバターニン
グを行った。このバターニングにより、コンタクト層７
６及び８６、並びにチャネル層７４．７４が形成される
。尚、この段階では、フンタクト層７６及び８６は、そ
れぞれチャネル層７４．７４上でつながっている。
次に、スパッタリングにより、Ｔ１金属層を３０００
の厚さに堆積した。このＴ１金属層を、フォトリングラ
フィ法及びエツチングによりバターニングして、ソース
バス配Ｒ５６、延設部９０ａ、９０ｂ、 ソース金属
層８９ａ、８９ｂ及び９９ａ、９９ｂ、並びにドレイン
金属層８８ａ、８８ｂ及び９８ａ、９８１）を形成した
。このとき、コンタクト層７６及び８６のチャネル保護
膜７５及び７５上の中央部もエツチングにより除去した
。
の厚さに堆積した。このＴ１金属層を、フォトリングラ
フィ法及びエツチングによりバターニングして、ソース
バス配Ｒ５６、延設部９０ａ、９０ｂ、 ソース金属
層８９ａ、８９ｂ及び９９ａ、９９ｂ、並びにドレイン
金属層８８ａ、８８ｂ及び９８ａ、９８１）を形成した
。このとき、コンタクト層７６及び８６のチャネル保護
膜７５及び７５上の中央部もエツチングにより除去した
。
コンタクト層７６及びソース金属層８９８によってソー
ス電極５９ａが構成され、コンタクト層８６及びソース
金属層９９ａによってソース電極６９ａが構成されてい
る。同様に、コンタクト層７６及びドレイン金属層８８
ａによってドレイン電極５８ａが構成され、コンタクト
層８６及びドレイン金属層９８ａによってドレイン電極
６８ａが構成されている。
ス電極５９ａが構成され、コンタクト層８６及びソース
金属層９９ａによってソース電極６９ａが構成されてい
る。同様に、コンタクト層７６及びドレイン金属層８８
ａによってドレイン電極５８ａが構成され、コンタクト
層８６及びドレイン金属層９８ａによってドレイン電極
６８ａが構成されている。
次に、スパッタリングにより、ＩＴＯ膜を１０００ の
厚さに形成した。このＩＴＯ膜をフォトリングラフィ法
及びエツチングによりバターニングし、絵素電極５５ａ
、５５ｂを形成した。このとき、ＩＴＯ膜をソースバス
配線５６、延設部９０ａ、９０ｂ、 ソース金属層８
９ａ、８９ｂ及び９９ａ、９９ｂ、 並びにドレイン
金属層８８ａ。
厚さに形成した。このＩＴＯ膜をフォトリングラフィ法
及びエツチングによりバターニングし、絵素電極５５ａ
、５５ｂを形成した。このとき、ＩＴＯ膜をソースバス
配線５６、延設部９０ａ、９０ｂ、 ソース金属層８
９ａ、８９ｂ及び９９ａ、９９ｂ、 並びにドレイン
金属層８８ａ。
８８ｂ及び９８ａ、９８ｂ上にもＩＴＯ膜７７として残
した。次に、プラズマＣＶＤ法により、ＳｉＮｘからな
る保護膜９２を３０００ の厚さに形成した。更に保護
膜９２上に配向膜９３を形成した。
した。次に、プラズマＣＶＤ法により、ＳｉＮｘからな
る保護膜９２を３０００ の厚さに形成した。更に保護
膜９２上に配向膜９３を形成した。
対向基板８１上にはブラックストライプ８２及びカラー
フィルタ８３が形成され、更に、ＩＴ。
フィルタ８３が形成され、更に、ＩＴ。
からなる対向電極８４及び配向膜８５が全面に形成され
ている。２枚の基板７１及び８１の間には液晶層９４が
挟まれ、本実施例のアクティブマトリクス表示装置が完
成する。
ている。２枚の基板７１及び８１の間には液晶層９４が
挟まれ、本実施例のアクティブマトリクス表示装置が完
成する。
本実施例では、寄生容量は第２図の斜線で示す領域に形
成される。即ち、ゲート電極５７ａとドレイン電極５８
ａとの重畳領域Ａ、及びゲート電極６７ａとドレイン電
極６８ａとの重畳領域Ｂの２つの領域に形成されている
。これらの２つの領域Ａ及びＢの面積ＳＡ及びＳＢは、
第２図に示すようにそれぞれＸｘＷの大きさを有してい
る。ここで、Ｘは重畳領域Ａ及びＢのゲートバス配線５
４の延設方向の長さであり、Ｗは該延設方向に直角の方
向の長さである。本実施例では、ゲート？４極５７ａ及
び６７ａは、一対のＴＦＴ５１ ａ及び６１ａの間の中
央に位置する面に関して互いに対称で且つ該ゲートバス
配線の延設方向に直角に設けられている。また、該一対
のＴＦＴ５１ ａ及び６１ａのドレイン電極５８ａ及び
６８ｇは、接面に関して互いに対称な形状で形成されて
いる。このような構成により、ドレイン電極５８ａ及び
６８ａが正規の位置よりゲートバス配線５４の延設方向
にずれて形成されても、２つの重量領域Ａ及びＢの合計
の大きさは変わらない。例えば、ドレイン電極５８ａ及
び６８８が正規の位置より△Ｘだけゲートバス配線５４
に沿って第２図の右側方向にずれて形成されているとす
ると、重畳領域Ａ及びＢのそれぞれの面積ＳＡ及びＳＢ
は、５Ａ＝（Ｘ＋△Ｘ）ｘＷ ＳＢ＝（Ｘ−△ｘ）ｘＷ であり、従って、ＳＡ及びＳＢの合計は２ＸｘＷとなる
。このように、ＳＡ及びＳＢの合計は、ドレイン電極５
８ａ及び６８ａの位置ずれのない場合と同じになる。こ
のような効果は、ＴＦＴ５ ｌｂ及び６１ｂに於いても
同様に現れる。
成される。即ち、ゲート電極５７ａとドレイン電極５８
ａとの重畳領域Ａ、及びゲート電極６７ａとドレイン電
極６８ａとの重畳領域Ｂの２つの領域に形成されている
。これらの２つの領域Ａ及びＢの面積ＳＡ及びＳＢは、
第２図に示すようにそれぞれＸｘＷの大きさを有してい
る。ここで、Ｘは重畳領域Ａ及びＢのゲートバス配線５
４の延設方向の長さであり、Ｗは該延設方向に直角の方
向の長さである。本実施例では、ゲート？４極５７ａ及
び６７ａは、一対のＴＦＴ５１ ａ及び６１ａの間の中
央に位置する面に関して互いに対称で且つ該ゲートバス
配線の延設方向に直角に設けられている。また、該一対
のＴＦＴ５１ ａ及び６１ａのドレイン電極５８ａ及び
６８ｇは、接面に関して互いに対称な形状で形成されて
いる。このような構成により、ドレイン電極５８ａ及び
６８ａが正規の位置よりゲートバス配線５４の延設方向
にずれて形成されても、２つの重量領域Ａ及びＢの合計
の大きさは変わらない。例えば、ドレイン電極５８ａ及
び６８８が正規の位置より△Ｘだけゲートバス配線５４
に沿って第２図の右側方向にずれて形成されているとす
ると、重畳領域Ａ及びＢのそれぞれの面積ＳＡ及びＳＢ
は、５Ａ＝（Ｘ＋△Ｘ）ｘＷ ＳＢ＝（Ｘ−△ｘ）ｘＷ であり、従って、ＳＡ及びＳＢの合計は２ＸｘＷとなる
。このように、ＳＡ及びＳＢの合計は、ドレイン電極５
８ａ及び６８ａの位置ずれのない場合と同じになる。こ
のような効果は、ＴＦＴ５ ｌｂ及び６１ｂに於いても
同様に現れる。
尚、本実施例では１個の絵素電極について一対のＴＦＴ
が設けられている場合を例示したが、本発明は、更に多
くのＴＰＴの対を備えたアクティブマトリクス表示装置
にも適用され得る。２対以上のＴＰＴを有する表示装置
では、それぞれ対のＴＰＴのゲート電極及びドレイン電
極が、接動を成すＴＰＴの間の中央に位置する面に関し
て、それぞれ互いに対称な形状で形成されていればよい
。
が設けられている場合を例示したが、本発明は、更に多
くのＴＰＴの対を備えたアクティブマトリクス表示装置
にも適用され得る。２対以上のＴＰＴを有する表示装置
では、それぞれ対のＴＰＴのゲート電極及びドレイン電
極が、接動を成すＴＰＴの間の中央に位置する面に関し
て、それぞれ互いに対称な形状で形成されていればよい
。
（発明の効果）
本発明のアクティブマトリクス表示装置では、絵素電極
に少なくとも一対のＴＰＴが備えられ、接動を成すＴＰ
Ｔのゲート電極及びドレイン電極が、接動を成すＴＰＴ
の間の中央に位置する面に関して、それぞれ互いに対称
な形状で形成されているので、ドレイン電極の位置ずれ
が生じても、ＴＰＴの寄生容量の大きさに違いを生じな
い。従って、本発明によれば、寄生容量の違いによるフ
リッカが生じないアクティブマトリクス表示装置を提供
することができる。
に少なくとも一対のＴＰＴが備えられ、接動を成すＴＰ
Ｔのゲート電極及びドレイン電極が、接動を成すＴＰＴ
の間の中央に位置する面に関して、それぞれ互いに対称
な形状で形成されているので、ドレイン電極の位置ずれ
が生じても、ＴＰＴの寄生容量の大きさに違いを生じな
い。従って、本発明によれば、寄生容量の違いによるフ
リッカが生じないアクティブマトリクス表示装置を提供
することができる。
４、図 のヨ な８日
第１図は本発明のアクティブマトリクス表示装置の一実
施例に用いられるアクティブマトリクス基板の部分平面
図、第２図は第１図のＴＰＴの部分の拡大平面図、第３
図は第２図の■−ｍ線に沿った断面図、第４図は従来の
カラー液晶表示装置に用いられるアクティブマトリクス
基板の平面模式図、第５図は第４図のアクティブマトリ
クス基板の部分拡大図、第６図は第５図のＴＰＴの部分
の拡大図、第７図は第６図の■−■線に沿った断面図、
第８図は第４図のアクティブマトリクス基板の等価回路
図である。
施例に用いられるアクティブマトリクス基板の部分平面
図、第２図は第１図のＴＰＴの部分の拡大平面図、第３
図は第２図の■−ｍ線に沿った断面図、第４図は従来の
カラー液晶表示装置に用いられるアクティブマトリクス
基板の平面模式図、第５図は第４図のアクティブマトリ
クス基板の部分拡大図、第６図は第５図のＴＰＴの部分
の拡大図、第７図は第６図の■−■線に沿った断面図、
第８図は第４図のアクティブマトリクス基板の等価回路
図である。
５１ａ、５１ｂ、６１ａ、６１ｂ＝ＴＦＴ、５４ａ、５
４ｂ＝−ゲートバス配線、５５ａ、５５ｂ・・・絵素電
極、５６・・・ソースバス配線、５７ａ、５７ｂ、
６７ａ、 ６７ｂ−−−ゲート電極、５８ａ、５８ｂ
、 ６８ａ、６８ｂ−・・ドレイン電極、５９ａ。
４ｂ＝−ゲートバス配線、５５ａ、５５ｂ・・・絵素電
極、５６・・・ソースバス配線、５７ａ、５７ｂ、
６７ａ、 ６７ｂ−−−ゲート電極、５８ａ、５８ｂ
、 ６８ａ、６８ｂ−・・ドレイン電極、５９ａ。
５９ｂ、６９ａ、 ６９ｂ・・・ソース電極、９０ａ
。
。
９０ｂ・・・延設部。
以上
Claims (1)
- 【特許請求の範囲】 １、一対の絶縁性基板と、該一対の基板の何れか一方の
基板内面に配列された絵素電極と、該絵素電極の間に設
けられたゲートバス配線と、ゲート電極及びドレイン電
極を有する少なくとも一対の薄膜トランジスタと、を備
えたアクティブマトリクス表示装置であって、 該一対の薄膜トランジスタの該ゲート電極のそれぞれが
、該一対の薄膜トランジスタの間の中央に位置する面に
関して互いに対称で且つ該ゲートバス配線の延設方向に
直角に設けられ、該一対の薄膜トランジスタの該ドレイ
ン電極のそれぞれが、該面に関して互いに対称な形状で
形成されているアクティブマトリクス表示装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10598290A JPH0830825B2 (ja) | 1990-04-20 | 1990-04-20 | アクティブマトリクス表示装置 |
| US07/685,680 US5191451A (en) | 1990-04-20 | 1991-04-16 | Active matrix display device having drain electrodes of the pair of tfts being symmetrically formed with respect to the central plane to prevent the flicker due to the different parasitic capacitances |
| KR1019910006312A KR940006989B1 (ko) | 1990-04-20 | 1991-04-19 | 액티브매트릭스 표시장치 |
| DE69110531T DE69110531T2 (de) | 1990-04-20 | 1991-04-22 | Aktiv-Matrix-Anzeigevorrichtung mit Dünnfilmtransistorstruktur. |
| EP91303580A EP0453324B1 (en) | 1990-04-20 | 1991-04-22 | Active matrix display device with thin film transistors structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10598290A JPH0830825B2 (ja) | 1990-04-20 | 1990-04-20 | アクティブマトリクス表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH043124A true JPH043124A (ja) | 1992-01-08 |
| JPH0830825B2 JPH0830825B2 (ja) | 1996-03-27 |
Family
ID=14421955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10598290A Expired - Lifetime JPH0830825B2 (ja) | 1990-04-20 | 1990-04-20 | アクティブマトリクス表示装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5191451A (ja) |
| EP (1) | EP0453324B1 (ja) |
| JP (1) | JPH0830825B2 (ja) |
| KR (1) | KR940006989B1 (ja) |
| DE (1) | DE69110531T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6310668B1 (en) | 1998-06-10 | 2001-10-30 | Nec Corporation | LCD wherein opening in source electrode overlaps gate electrode to compensate variations in parasitic capacitance |
| KR100430798B1 (ko) * | 1995-12-29 | 2004-07-19 | 삼성전자주식회사 | 액정표시장치용박막트랜지스터기판 |
| JP2004274050A (ja) * | 2003-03-04 | 2004-09-30 | Samsung Electronics Co Ltd | 非晶質−シリコン薄膜トランジスタとこれを有するシフトレジスタ。 |
| JP2008223775A (ja) * | 2007-03-08 | 2008-09-25 | Jtekt Corp | 車輪支持装置 |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3255942B2 (ja) * | 1991-06-19 | 2002-02-12 | 株式会社半導体エネルギー研究所 | 逆スタガ薄膜トランジスタの作製方法 |
| US5285302A (en) * | 1992-03-30 | 1994-02-08 | Industrial Technology Research Institute | TFT matrix liquid crystal display with compensation capacitance plus TFT stray capacitance constant irrespective of mask misalignment during patterning |
| JP2823178B2 (ja) * | 1992-04-06 | 1998-11-11 | シャープ株式会社 | 金属配線基板及びその製造方法 |
| JP2814161B2 (ja) * | 1992-04-28 | 1998-10-22 | 株式会社半導体エネルギー研究所 | アクティブマトリクス表示装置およびその駆動方法 |
| US6693681B1 (en) | 1992-04-28 | 2004-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
| JP2635885B2 (ja) * | 1992-06-09 | 1997-07-30 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 薄膜トランジスタ及びアクティブマトリクス液晶表示装置 |
| EP0582387B1 (en) * | 1992-08-05 | 1999-05-26 | Sharp Kabushiki Kaisha | Metallic wiring board and method for producing the same |
| US6094252A (en) * | 1995-09-05 | 2000-07-25 | Sharp Kabushiki Kaisha | GH LCD having particular parameters and characteristics |
| KR100209620B1 (ko) * | 1996-08-31 | 1999-07-15 | 구자홍 | 액정 표시 장치 및 그 제조방법 |
| WO2001048546A1 (en) * | 1999-12-24 | 2001-07-05 | Matsushita Electric Industrial Co., Ltd. | Liquid crystal device |
| KR100494702B1 (ko) * | 2001-12-26 | 2005-06-13 | 비오이 하이디스 테크놀로지 주식회사 | 프린지 필드 스위칭 액정표시장치 |
| JP3872377B2 (ja) * | 2002-04-30 | 2007-01-24 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 画像表示素子および画像表示装置 |
| US7209105B2 (en) * | 2003-06-06 | 2007-04-24 | Clairvoyante, Inc | System and method for compensating for visual effects upon panels having fixed pattern noise with reduced quantization error |
| US7218301B2 (en) * | 2003-06-06 | 2007-05-15 | Clairvoyante, Inc | System and method of performing dot inversion with standard drivers and backplane on novel display panel layouts |
| US20040246280A1 (en) * | 2003-06-06 | 2004-12-09 | Credelle Thomas Lloyd | Image degradation correction in novel liquid crystal displays |
| US8035599B2 (en) | 2003-06-06 | 2011-10-11 | Samsung Electronics Co., Ltd. | Display panel having crossover connections effecting dot inversion |
| US7397455B2 (en) * | 2003-06-06 | 2008-07-08 | Samsung Electronics Co., Ltd. | Liquid crystal display backplane layouts and addressing for non-standard subpixel arrangements |
| US7187353B2 (en) * | 2003-06-06 | 2007-03-06 | Clairvoyante, Inc | Dot inversion on novel display panel layouts with extra drivers |
| US7791679B2 (en) * | 2003-06-06 | 2010-09-07 | Samsung Electronics Co., Ltd. | Alternative thin film transistors for liquid crystal displays |
| TWI226962B (en) | 2004-01-05 | 2005-01-21 | Au Optronics Corp | Liquid crystal display device with a capacitance-compensated structure |
| US7268758B2 (en) | 2004-03-23 | 2007-09-11 | Clairvoyante, Inc | Transistor backplanes for liquid crystal displays comprising different sized subpixels |
| KR20060046241A (ko) * | 2004-06-29 | 2006-05-17 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 |
| US8259228B2 (en) * | 2007-12-10 | 2012-09-04 | Ati Technologies Ulc | Method and apparatus for high quality video motion adaptive edge-directional deinterlacing |
| CN102520555A (zh) * | 2011-12-02 | 2012-06-27 | 深圳市华星光电技术有限公司 | 一种像素结构、阵列基板和液晶显示装置 |
| TWI559046B (zh) * | 2012-03-30 | 2016-11-21 | 友達光電股份有限公司 | 畫素陣列及顯示面板 |
| CN102881249A (zh) * | 2012-10-18 | 2013-01-16 | 深圳市华星光电技术有限公司 | 像素单元及主动矩阵式平面显示装置 |
| TWI522716B (zh) | 2013-05-10 | 2016-02-21 | 群創光電股份有限公司 | 薄膜電晶體基板及顯示裝置 |
| CN104142594B (zh) * | 2013-05-10 | 2017-06-06 | 群创光电股份有限公司 | 薄膜晶体管基板及显示装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63262621A (ja) * | 1987-04-21 | 1988-10-28 | Alps Electric Co Ltd | 薄膜トランジスタアレイのトリミング方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59119390A (ja) * | 1982-12-25 | 1984-07-10 | 株式会社東芝 | 薄膜トランジスタ回路 |
| US4698627A (en) * | 1984-04-25 | 1987-10-06 | Energy Conversion Devices, Inc. | Programmable semiconductor switch for a light influencing display and method for making same |
| US4775861A (en) * | 1984-11-02 | 1988-10-04 | Nec Corporation | Driving circuit of a liquid crystal display panel which equivalently reduces picture defects |
| DE3581498D1 (de) * | 1984-11-16 | 1991-02-28 | Matsushita Electric Industrial Co Ltd | Aktive matrixschaltung fuer fluessigkristallanzeigen. |
| EP0189214B1 (en) * | 1985-01-25 | 1997-07-23 | Nec Corporation | Liquid-crystal multi-color display panel structure |
| FR2581783B1 (fr) * | 1985-05-07 | 1989-05-12 | Commissariat Energie Atomique | Dispositif d'affichage a matrice active et a commande integree comprenant deux familles d'electrodes lignes et deux familles d'electrodes colonnes par point image et son procede de commande |
| FR2593632B1 (fr) * | 1986-01-27 | 1988-03-18 | Maurice Francois | Ecran d'affichage a matrice active et procedes de realisation de cet ecran |
| GB8604402D0 (en) * | 1986-02-21 | 1986-03-26 | Gen Electric Co Plc | Liquid crystal displays |
| US4762398A (en) * | 1987-01-26 | 1988-08-09 | Hosiden Electronics Co., Ltd. | Pixel transistor free of parasitic capacitance fluctuations from misalignment |
| JPS63186216A (ja) * | 1987-01-28 | 1988-08-01 | Nec Corp | アクテイブマトリツクス液晶表示器 |
| JPS63263743A (ja) * | 1987-04-22 | 1988-10-31 | Alps Electric Co Ltd | 薄膜トランジスタアレイおよびその製法 |
| JPH0193121A (ja) * | 1987-10-05 | 1989-04-12 | Kawasaki Steel Corp | 半導体ウェハベーキング装置 |
| JPH021823A (ja) * | 1988-06-10 | 1990-01-08 | Fujitsu Ltd | アクティブマトリクス型液晶表示装置 |
| US4917467A (en) * | 1988-06-16 | 1990-04-17 | Industrial Technology Research Institute | Active matrix addressing arrangement for liquid crystal display |
| JPH0235493A (ja) * | 1988-07-26 | 1990-02-06 | Sony Corp | ディスプレイ装置 |
-
1990
- 1990-04-20 JP JP10598290A patent/JPH0830825B2/ja not_active Expired - Lifetime
-
1991
- 1991-04-16 US US07/685,680 patent/US5191451A/en not_active Expired - Lifetime
- 1991-04-19 KR KR1019910006312A patent/KR940006989B1/ko not_active Expired - Lifetime
- 1991-04-22 DE DE69110531T patent/DE69110531T2/de not_active Expired - Fee Related
- 1991-04-22 EP EP91303580A patent/EP0453324B1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63262621A (ja) * | 1987-04-21 | 1988-10-28 | Alps Electric Co Ltd | 薄膜トランジスタアレイのトリミング方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100430798B1 (ko) * | 1995-12-29 | 2004-07-19 | 삼성전자주식회사 | 액정표시장치용박막트랜지스터기판 |
| US6310668B1 (en) | 1998-06-10 | 2001-10-30 | Nec Corporation | LCD wherein opening in source electrode overlaps gate electrode to compensate variations in parasitic capacitance |
| JP2004274050A (ja) * | 2003-03-04 | 2004-09-30 | Samsung Electronics Co Ltd | 非晶質−シリコン薄膜トランジスタとこれを有するシフトレジスタ。 |
| JP2008223775A (ja) * | 2007-03-08 | 2008-09-25 | Jtekt Corp | 車輪支持装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69110531D1 (de) | 1995-07-27 |
| EP0453324A2 (en) | 1991-10-23 |
| JPH0830825B2 (ja) | 1996-03-27 |
| EP0453324A3 (en) | 1992-04-15 |
| EP0453324B1 (en) | 1995-06-21 |
| KR940006989B1 (ko) | 1994-08-03 |
| US5191451A (en) | 1993-03-02 |
| KR910018836A (ko) | 1991-11-30 |
| DE69110531T2 (de) | 1996-01-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH043124A (ja) | アクティブマトリクス表示装置 | |
| JP3941032B2 (ja) | 垂直薄膜トランジスタを有する薄膜トランジスタ液晶表示素子 | |
| KR19980027501A (ko) | 액정 표시 소자 및 그 제조방법 | |
| TWI423444B (zh) | 薄膜電晶體陣列板及其製造方法 | |
| KR19980064000A (ko) | 액정표시장치 및 그 제조 방법 | |
| US5604358A (en) | Device of thin film transistor liquid crystal display | |
| JPH06281956A (ja) | アクティブマトリクス配線基板 | |
| JPH0263020A (ja) | アクティブマトリクス型液晶表示素子 | |
| JPH021821A (ja) | アクティブマトリクス表示装置 | |
| KR20070074344A (ko) | 박막 트랜지스터 기판과 그 제조 방법 및 이를 포함한 액정표시 장치 | |
| US5432625A (en) | Display screen having opaque conductive optical mask and TFT of semiconductive, insulating, and conductive layers on first transparent conductive film | |
| JPH0475030A (ja) | アクティブマトリクス表示装置 | |
| JPH04313729A (ja) | 液晶表示装置 | |
| JPH09243999A (ja) | 液晶表示装置 | |
| JP4703258B2 (ja) | 薄膜トランジスタ基板及び液晶表示パネル | |
| JP3905436B2 (ja) | 液晶表示装置 | |
| JP2711020B2 (ja) | 液晶表示装置 | |
| JPH09101541A (ja) | 表示装置用アレイ基板及びその製造方法 | |
| JPS61188967A (ja) | 薄膜トランジスタ | |
| US5994155A (en) | Method of fabricating a thin film transistor liquid crystal display | |
| JPH0444014A (ja) | アクティブマトリクス型液晶表示装置 | |
| JPH01277217A (ja) | アクティブマトリックス型液晶表示素子アレイ | |
| JP2862739B2 (ja) | 液晶表示装置 | |
| JPH0385529A (ja) | 薄膜半導体表示装置 | |
| JPH0450924A (ja) | 液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080327 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090327 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100327 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100327 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110327 Year of fee payment: 15 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110327 Year of fee payment: 15 |