JPH0431331B2 - - Google Patents
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- JPH0431331B2 JPH0431331B2 JP22393585A JP22393585A JPH0431331B2 JP H0431331 B2 JPH0431331 B2 JP H0431331B2 JP 22393585 A JP22393585 A JP 22393585A JP 22393585 A JP22393585 A JP 22393585A JP H0431331 B2 JPH0431331 B2 JP H0431331B2
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- capacitance
- microcomputer
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Landscapes
- Arrangements For Transmission Of Measured Signals (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
Description
＜産業上の利用分野＞
本発明は、圧力などの物理量の変化に基づく変
位を静電容量を介して電気信号に変換する容量式
差圧伝送器に係り、特にセンサの周辺に形成され
る分布容量の影響を排除した容量式差圧伝送器に
関する。 ＜従来技術＞ かかる容量式差圧伝送器は、各種のプロセスの
流量または圧力などを静電容量の変化として検出
し、これを電気信号に変換の上、遠方の受信部な
どへ伝送するときなどに用いられている。 この様な従来の容量式差圧伝送器の１例を第６
図に示し、これについて説明する。 移動電極１０と対向して固定電極１１，１２が
配置され、センサ容量として機能する静電容量
C1，C2が形成されている。また、移動電極１０
とケースとの間には分布容量Csが形成されてい
る。 静電容量C1とC2の接続点はインバータG1の入
力端に接続され、その出力端と入力端との間には
定値電流制限回路CC1が負帰還接続されている。
インバータG1の出力端がｎビツトのカウンタ
CT1の入力端CLに接続され、その出力端Qoはナ
ンドゲートG2を介して静電容量C1の第１電極を
形成する固定電極１１に接続され、同時にインバ
ータG3、ナンドゲートG4を介して静電容量C2の
第２電極を形成する固定電極１２に接続されてい
る。更に、ナンドゲートG2，G4の入力の他端は
インバータG1の出力端と接続されている。 この様な構成によりナンドゲートG2と静電容
量C1とでインバータG1への第１の正帰還ループ、
ナンドゲートG4と静電容量C2とでインバータG1
への第２の正帰還ループを形成し、これ等のルー
プをカウンタCT1の出力によりナンドゲートG2，
G4を介して交互に切替えて発振を継続させてい
る。カウンタCT1の出力はフイルタ回路FC1によ
り平滑する。 いま、第７図Ａに示す様にナンドゲートG2の
出力Ａをハイレベル“Ｈ”とし、ここに電圧＋Ｅ
が生じているときは、その立上りにより静電容量
C1と分布容量Csと静電容量C2との合成容量Ctが
直列に充電され、インバータG1の入力端は急激
に一定電圧に達し第７図Ｂの通り、ほぼ垂直に立
上る。従つて、インバータG1のスレツシユホー
ルドレベルVTHを基準とした分布容量Csの端子電
圧の変化e10は次式で示される。 e10＝C1／C1＋CtＥ (1) このときインバータG1の出力Ｃはローレベル
“Ｌ”になつているが、インバータG1の入出力端
間に定値電流制限回路CC1が接続されているの
で、分布容量Csおよび静電容量C2の充電電荷は
定値電流制限回路CC1およびインバータG1の出力
インピーダンスを介して直ちに放電を開始する。
しかし、この放電による放電電流ｉは定値電流制
限回路CC1により一定の電流値に規制されるの
で、第７図Ｂに示す様にインバータG1の入力端
の電圧は直線的に低下するスレツシユホールドレ
ベルVTHまで減少するに必要とされる放電時間t10
は次式から得られる。 it10＝e10（C1＋Ct） (2) (1)、(2)式から t10＝C1Ｅ／ｉ (3) となる。 インバータG1のスレツシユホールドレベルVTH
に電圧が低下すると、インバータG1の出力Ｃは
反転し、“Ｈ”レベルとなる（第７図Ｃ）結果、
ナンドゲートG2の出力Ａは“Ｌ”レベルとなり、
インバータG1の入力端の電圧は(1)式と同値で逆
極性の値e′10となる。この後、定値電流制限回路
CC1により逆極性の放電が直線的に行なわれる。
この結果、インバータG1のスレツシユホールド
レベルVTHに達するとインバータG1の出力Ｃは第
７図Ｃに示すように反転する。この逆極性の放電
も一定値の電流ｉで行なわれるので、放電時間
t′10もt10と等しくなり t10＝t′10 (4) となる。 これ等の関係は、カウンタCT1による所定値の
カウントの後、カウンタCT1の出力により静電容
量C2側に切替えられても同様であるので、次式
が成立する。 t20＝C2Ｅ／ｉ (5) 従つて、カウンタCT1の出力Qoから得られる
パルス信号の“Ｈ”期間は静電容量C1に、“Ｌ”
期間は静電容量C2に対応したものとなり、これ
をフイルタ回路FC1で平均化すれば、バルス信号
のデユテイ比に関連したC1／（C1＋C2）の演算
結果となる。この演算結果は、移動電極１０の変
位つまり差圧（PH−PL）に比例した値を与える。
しかも分布容量Csは除去されている。 ＜発明が解決しようとする問題点＞ しかしながら、移動電極１０とケースとの間に
分布する分布容量Csは従来技術により除去するこ
とはできるが、移動電極１０と変換回路との間に
形成される分布容量、例えば第６図に示すように
定値電流制限回路CC1の両端に分布容量Cs0が形
成されると誤差となる。分布容量Cs0が定値電流
制限回路CC1の両端に形成された場合には、(1)式
を考慮すると静電容量C1側に切替えた場合と静
電容量C2側に切替えた場合とで生ずるインバー
タG1の入力端の電圧変化e10とe20とが異なるた
め、定値電流制限回路CC1を分布容量Cs0でバイ
パスして流れる電流が静電容量C1側とC2側で異
なることになり誤差要因を形成する欠点がある。 ＜問題点を解決するための手段＞ この発明は、以上の問題点を解決し、更に静電
容量C1，C2の相対的変化量をマイクロコンピユ
ータ内部の数値化されたデータとして取得するた
め、差圧に応じて変化する第１および第２センサ
容量と、このセンサ容量の各一端が接続された共
通接続点に入力端が接続され所定の閾値を越えた
入力電圧の変化に応答して出力レベルを変える検
出ゲート手段と、この検出ゲート手段の出力レベ
ルの変化に応答して共通接続点へ負帰還電流を供
給する負帰還手段と、検出ゲート手段の出力レベ
ルの変化を読み込むマイクロコンピユータと、こ
のマイクロコンピユータによつて一方が選択され
第１および第２センサ容量へ検出ゲート手段の出
力レベルの変化を伝達し第１および第２センサ容
量の各他端を励振する第１および第２励振ゲート
と、マイクロコンピユータからのデジタル信号を
電圧信号に変換し第１および第２励振ゲートへ電
圧信号を伝達して第１および第２センサ容量に対
する励振振幅に変調を加えるためのデジタル・ア
ナログ変換器と、マイクロコンピユータから外部
へ信号を発信するための伝送手段とを具備し、マ
イクロコンピユータは検出ゲート手段からの第１
および第２センサ容量の容量前に関連した第１お
よび第２の出力レベルの変化を読み込みこれ等の
読込値が一致するようにデジタル・アナログ変換
器へのデジタル信号を操作して対応するデジタル
信号を伝送手段に供給する構成としたものであ
る。 ＜実施例＞ 以下、本発明の実施例について図面に基づき説
明する。 第１図は本発明の一実施例を示す全体のブロツ
ク図である。移動電極１０は検出ゲート手段とし
てのバツフアゲートG5の入力端に接続されてお
り、その出力端はインバータG6と定値電流制限
回路CC1を介してバツフアゲートG5の入力端に負
帰還接続されている。 また、バツフアゲートG5の出力端はマイクロ
コンピユータμCOMの入力端にライン１３を介し
て接続されている。マイクロコンピユータμCOM
からはライン１４，１５が引き出され、それぞれ
励振ゲートとして機能するアンドゲートG7，G8
の入力の一端に接続されている。 アンドゲートG7，G8の入力の他端はそれぞれ
バツフアゲートG5の出力端と接続されている。
アンドゲートG7，G8の各出力端はそれぞれ固定
電極１１，１２と接続され、第１のループ（バツ
フアゲートG5−アンドゲートG7−静電容量C1−
バツフアゲートG5）で第１の正帰還回路が形成
され、第２のループ（バツフアゲートG5−アン
ドゲートG8−静電容量C2−バツフアゲートG5）
で第２の正帰還回路が形成される。これ等のルー
プはマイクロコンピユータμCOMからのライン１
４，１５を介してアンドゲートG7，G8の入力の
一端に与えられるループ切換信号LS1，LS2によ
りいずれかに切換えられる。 マイクロコンピユータμCOMはライン１３を介
して与えられる静電容量C1およびC2の容量値に
関連したバツフアゲートG5の出力レベルの変化
を読み込みこれ等の読込値が一致するデジタル・
アナログ変換器DACへデジタル信号を送出する。
デジタル・アナログ変換器DACはデジタル信号
を対応するアナログの可変電圧Ｖに変換しアンド
ゲートG7，G8を付勢する。 アンドゲートG7，G8は例えばＣ−MOSデバイ
スが使用され、その論理出力レベルは付勢電圧値
＋ＥとＶ、あるいはＶ、−Ｅで提供される。可変
電圧Ｖは付勢される固定の電圧±Ｅの範囲の中に
ある値である。 また、マイクロコンピユータμCOMは前記のデ
ジタル信号に対応する値を出力回路OCに出厘し
ライン１６を介して遠方に例えば４〜20ｍＡの電
流として電流伝送する。 更に、移動電極１０とバツフアゲートG5の出
力端あるいはインバータG6の出力端との間には、
それぞれ分布容量Cs1，Cs2が一般に形成されてい
る。 なお、バツフアゲートG5、ナンドゲートG6は
Ｃ−MOSデバイスで構成され、±Ｅの固定の電圧
で付勢されている。 第２図は第１図におけるマイクロコンピユータ
μCOMの内部の構成を示したブロツク図である。 ライン１３には静電容量C1を選択した周波数
信号と静電容量C2を選択した周波数信号とが選
択的に発生するが、これ等の周波数信号は内部ク
ロツクへ同期させて伝達するための同期化回路
SYCに入力され内部クロツクCLK2との同期がと
られ、積算カウンタCT2で計数されてバスBUS
へ送出される。 積算カウンタCT2は、100KHz以下の周波数信
号を積算して１ミリ秒毎に読込む場合には、その
ビツトサイズを８ビツトとすれば良い。 ROMはプログラムメモリ、RAMはデータメ
モリであり、マイクロプロセツサCPUはデータ
メモリRAMに格納されたデータなどを用いてプ
ログラムメモリROMにしたがつて必要な演算を
行なう。 クロツク発生器CLGより発生するクロツク信
号CLK1はマイクロプロセツサCPUに入力され、
これによりマイクロプロセツサCPUが歩進され
る。また、クロツク信号CLK1をリングカウンタ
RCTによりステツプダウンして内部クロツク
CLK2とされ、これを入出力操作のクロツク信号
として使用する。更に、リングカウンタRCTの
任意の出力端よりクロツク信号CLK3がマイクロ
プロセツサCPUに入力され、これによりマイク
ロプロセツサCPUの入出力サービスのリアルタ
イム割込のタイミングを与える。ライン１３から
の周波数信号が30〜100KHz程度の場合は、
CLK1，CLK2，CLK3としてそれぞれ1MHz、
200KHz、1KHzなどの値が選定される。 マイクロコンピユータCPUはライン１３から
の静電容量C1，C2に各々対応した周波数信号f1，
f2を入力し、これ等の周波数信号f1，f2が一致す
る可変電圧Ｖを出力するように信号処理をしてバ
スBUSを介して出力ポートOPへ出力する。出力
ポートOPはマイクロコンピユータからのデータ
を単にラツチするだけである。 出力ポートOPからのデータを受けて可変電圧
Ｖを出力するデジタル・アナログ変換器DACは
レートマルチプライヤRM、インバータG9、アン
ドゲートG10、オアゲートG11、平滑回路FC2で構
成されている。 出力ポートOPからのデータDSETは例えばD1、
D2〜D12の12ビツト構成とされ、このうちD1、D2
〜D11の11ビツトがレートマルチプライヤRMに
セツトされる。レートマルチプライヤRMはその
入力端inに内部クロツクCLK2を受けこれにセツ
トされたデータD1，D2〜D11で与えられるデジタ
ル値／211を乗算して出力端OUTに出力する。レ
ートマルチプライヤRMは入出力の位相が反転す
る形式のもの、例えばTC4527BP（東芝）などの
市販のCMOSデバイスを用いることができる。 出力ポートOPからのデータDSETのうちデータ
D12はインバータG9を介してアンドゲートG10の
入力の一端に印加され、その入力の他端には内部
クロツクCLK2が印加されている。オアゲート
G11の入力の一端はアンドゲートG10の出力端と
接続され、その入力の他端はレートマルチプライ
ヤRMの出力端と接続されている。オアゲート
G11の出力はフイルタ回路FC2に印加されデータ
DSETに対応したアナログの可変電圧Ｖを出力す
る。なお、オアゲートG11、アンドゲートG10、
インバータG9などは電圧±Ｅで付勢されている。 マイクロプロセツサCPUは出力ポートQPを介
して２ビツトのループ切換信号LS1，LS2をライ
ン１４，１５に送出し、これにより正帰還回路の
選択を行なう。 次に、以上の如く構成された第１図および第２
図に示す実施例の動作について説明する。 先ず、第１図に示す全体の構成にもとづく動作
を第３図に示す波形図を用いて説明する。 マイクロコンピユータμCOMからのループ切換
信号LS1，LS2（第３図ホ，ヘ）によりアンドゲー
トG7あるいはG8が相補的に開閉され、静電容量
C1側あるいはC2側のいずれかのループが選択さ
れてアンドゲートG7，G8の出力端には第３図ハ，
ニに示すような電圧が出力される。 この正帰還のループのいずれかが選択された状
態で、バツフアゲートG5の出力レベルが第３図
ロの如く変化すると、アンドゲートG7あるいは
G8を介してバツフアゲートG5の入力端には正あ
るいは負の電圧変化e1（＝e′1）、e2（＝e′2）が第３
図イに示すように生ずる。この場合に生ずる電圧
変化e1、e2はバツフアゲートG5の入力端への各容
量を介しての電荷移動を考慮すると次式の如くな
る。 e1＝C1（Ｅ−Ｖ）＋Cs1・2E−Cs2・2E／C1＋C2＋
Cs＋Cs1＋Cs2(6) e2＝C2（Ｅ＋Ｖ）＋Cs1・2E−Cs2・2E／C1＋C2＋
Cs＋Cs1＋Cs2(7) この電圧変化e1、e2は、インバータG6と定値電
流制限回路CC1を介してバツフアゲートG5の入力
端に定電流ｉにより第３図イに示す様に一定の傾
斜で時間t1（＝t′1）、t2（＝t′2）を要して負帰還さ
れ、バツフアゲートG5のスレシヨルドレベルへ
引き戻される。この場合の時間t1、t2は、以上の
説明から次式の如くなる。 t1＝e1（C1＋C2＋Cs＋Cs1＋Cs2）／ｉ (8) t2＝e2（C1＋C2＋Cs＋Cs1＋Cs2）／ｉ (9) ここで、ライン１３上に生ずる各静電容量C1，
C2に対応する周波数信号f1，f2が一致するように
可変電圧ＶをアンドゲートG7，G8に印加するよ
うにマイクロコンピユータμCOMが制御するが、
これはt1＝t2になるようにすることを意味するの
で、式(6)〜(9)とt1＝t2なる条件を用いて次式を得
る。 Ｖ＝C1−C2／C1＋C2Ｅ (10) ここで、静電容量C1，C2はC0を差圧ΔPがゼロ
のときの静電容量とするとK1を定数として次式
で示される。 C1＝C0１／１−K1ΔP (11) C2＝C0１／１−K1ΔP (12) これ等の式を(10)式に代入すると、 Ｖ＝K1E・ΔP (13) となり、可変電圧Ｖは差圧ΔPに比例する。しか
もこの(13)式には移動電極１０と変換回路との間の
分布容量Cs1，Cs2が含まれておらず、これ等の分
布容量の影響が除去されている。 なお、第３図ロはバツフアゲートの出力波形、
第３図トはインバータG6の出力波形をそれぞれ
示している。 次に第２図に示すマイクロコンピユータμCOM
およびその周辺の動作を第４図と第５図に示す波
形図を用いて説明する。 ループ切換信号LS1あるいはLS2により静電容
量C1側あるいはC2側のいずれかの正帰還回路が
選択されて周波数信号f1あるいはf2（第４図イ）
が同期化回路SYCに入力され内部クロツクCLK2
（第４図ロ）との同期がとられ、積算カウンタ
CT2の入力端CLへ入力される（第４図ハ）。積算
カウンタCT2の各ビツトの出力端Q1，Q2〜Q8に
はCL入力に対応して第４図ニ〜トに示す各出力
が生ずる。この様にして積算カウンタCT2の出力
端Q1，Q2〜Q8に生じた各出力はマイクロプロセ
ツサCPUが第４図チで示すクロツク信号CLK3で
示すタイミングで読込む。この読込みは周波数信
号f1あるいはf2に対して各々20回の繰り返しで行
なえば、信号周波数100KHzを数値2000として扱
うことにより、充分な分解能が得られる。 読込まれた周波数信号f1，f2に対してこれ等の
値が一致する可変電圧Ｖをアナログ・デジタル変
換器DACより出力するマイクロプロセツサCPU
は演算して出力ポートOPを介してデジタルのデ
ータDSETをインバータG9およびレートマルチプラ
イヤRMへ出力する。 第５図はアナログ・デジタル変換器DACの各
部の波形を示している。特に、この場合はD11〜
D1のデータが全ビツト１の状態において、デー
タD12が０から１へ変化したときの各部の波形を
示している。D12はデジタルのデータDSETの正負
を決める。第５図ロに示すようにデータD12がゼ
ロの状態ではアンドゲートG10の出力端にはクロ
ツク信号CLK2がそのまま出力され（第５図ハ）、
レートマルチプライヤRMの出力端OUTには第
５図ニに示すようにクロツク信号CLK2の位相を
反転した出力が得られる。従つて、オアゲート
G11の各入力端にはクロツク信号CLK2とこれを
反転したクロツク信号が印加されるので、その出
力端には＋Ｅの電圧が生ずる。データD12が１レ
ベルの状態に反転すると、アンドゲートG10の出
力は０レベルに維持され（第５図ハ）、オアゲー
トG11の出力にはレートマルチプライヤRMの出
力（第５図ニ）がそのまま発生する（第５図ホ）。
従つて＋Ｅと−Ｅの電圧が交互に発生し、その平
均値はほぼゼロになる。 以上の点を踏まえてデータD12〜D1の値の２進
表示とオアゲートG11の出力の平均電圧Ｖとの関
係を示せば次の様になる。
位を静電容量を介して電気信号に変換する容量式
差圧伝送器に係り、特にセンサの周辺に形成され
る分布容量の影響を排除した容量式差圧伝送器に
関する。 ＜従来技術＞ かかる容量式差圧伝送器は、各種のプロセスの
流量または圧力などを静電容量の変化として検出
し、これを電気信号に変換の上、遠方の受信部な
どへ伝送するときなどに用いられている。 この様な従来の容量式差圧伝送器の１例を第６
図に示し、これについて説明する。 移動電極１０と対向して固定電極１１，１２が
配置され、センサ容量として機能する静電容量
C1，C2が形成されている。また、移動電極１０
とケースとの間には分布容量Csが形成されてい
る。 静電容量C1とC2の接続点はインバータG1の入
力端に接続され、その出力端と入力端との間には
定値電流制限回路CC1が負帰還接続されている。
インバータG1の出力端がｎビツトのカウンタ
CT1の入力端CLに接続され、その出力端Qoはナ
ンドゲートG2を介して静電容量C1の第１電極を
形成する固定電極１１に接続され、同時にインバ
ータG3、ナンドゲートG4を介して静電容量C2の
第２電極を形成する固定電極１２に接続されてい
る。更に、ナンドゲートG2，G4の入力の他端は
インバータG1の出力端と接続されている。 この様な構成によりナンドゲートG2と静電容
量C1とでインバータG1への第１の正帰還ループ、
ナンドゲートG4と静電容量C2とでインバータG1
への第２の正帰還ループを形成し、これ等のルー
プをカウンタCT1の出力によりナンドゲートG2，
G4を介して交互に切替えて発振を継続させてい
る。カウンタCT1の出力はフイルタ回路FC1によ
り平滑する。 いま、第７図Ａに示す様にナンドゲートG2の
出力Ａをハイレベル“Ｈ”とし、ここに電圧＋Ｅ
が生じているときは、その立上りにより静電容量
C1と分布容量Csと静電容量C2との合成容量Ctが
直列に充電され、インバータG1の入力端は急激
に一定電圧に達し第７図Ｂの通り、ほぼ垂直に立
上る。従つて、インバータG1のスレツシユホー
ルドレベルVTHを基準とした分布容量Csの端子電
圧の変化e10は次式で示される。 e10＝C1／C1＋CtＥ (1) このときインバータG1の出力Ｃはローレベル
“Ｌ”になつているが、インバータG1の入出力端
間に定値電流制限回路CC1が接続されているの
で、分布容量Csおよび静電容量C2の充電電荷は
定値電流制限回路CC1およびインバータG1の出力
インピーダンスを介して直ちに放電を開始する。
しかし、この放電による放電電流ｉは定値電流制
限回路CC1により一定の電流値に規制されるの
で、第７図Ｂに示す様にインバータG1の入力端
の電圧は直線的に低下するスレツシユホールドレ
ベルVTHまで減少するに必要とされる放電時間t10
は次式から得られる。 it10＝e10（C1＋Ct） (2) (1)、(2)式から t10＝C1Ｅ／ｉ (3) となる。 インバータG1のスレツシユホールドレベルVTH
に電圧が低下すると、インバータG1の出力Ｃは
反転し、“Ｈ”レベルとなる（第７図Ｃ）結果、
ナンドゲートG2の出力Ａは“Ｌ”レベルとなり、
インバータG1の入力端の電圧は(1)式と同値で逆
極性の値e′10となる。この後、定値電流制限回路
CC1により逆極性の放電が直線的に行なわれる。
この結果、インバータG1のスレツシユホールド
レベルVTHに達するとインバータG1の出力Ｃは第
７図Ｃに示すように反転する。この逆極性の放電
も一定値の電流ｉで行なわれるので、放電時間
t′10もt10と等しくなり t10＝t′10 (4) となる。 これ等の関係は、カウンタCT1による所定値の
カウントの後、カウンタCT1の出力により静電容
量C2側に切替えられても同様であるので、次式
が成立する。 t20＝C2Ｅ／ｉ (5) 従つて、カウンタCT1の出力Qoから得られる
パルス信号の“Ｈ”期間は静電容量C1に、“Ｌ”
期間は静電容量C2に対応したものとなり、これ
をフイルタ回路FC1で平均化すれば、バルス信号
のデユテイ比に関連したC1／（C1＋C2）の演算
結果となる。この演算結果は、移動電極１０の変
位つまり差圧（PH−PL）に比例した値を与える。
しかも分布容量Csは除去されている。 ＜発明が解決しようとする問題点＞ しかしながら、移動電極１０とケースとの間に
分布する分布容量Csは従来技術により除去するこ
とはできるが、移動電極１０と変換回路との間に
形成される分布容量、例えば第６図に示すように
定値電流制限回路CC1の両端に分布容量Cs0が形
成されると誤差となる。分布容量Cs0が定値電流
制限回路CC1の両端に形成された場合には、(1)式
を考慮すると静電容量C1側に切替えた場合と静
電容量C2側に切替えた場合とで生ずるインバー
タG1の入力端の電圧変化e10とe20とが異なるた
め、定値電流制限回路CC1を分布容量Cs0でバイ
パスして流れる電流が静電容量C1側とC2側で異
なることになり誤差要因を形成する欠点がある。 ＜問題点を解決するための手段＞ この発明は、以上の問題点を解決し、更に静電
容量C1，C2の相対的変化量をマイクロコンピユ
ータ内部の数値化されたデータとして取得するた
め、差圧に応じて変化する第１および第２センサ
容量と、このセンサ容量の各一端が接続された共
通接続点に入力端が接続され所定の閾値を越えた
入力電圧の変化に応答して出力レベルを変える検
出ゲート手段と、この検出ゲート手段の出力レベ
ルの変化に応答して共通接続点へ負帰還電流を供
給する負帰還手段と、検出ゲート手段の出力レベ
ルの変化を読み込むマイクロコンピユータと、こ
のマイクロコンピユータによつて一方が選択され
第１および第２センサ容量へ検出ゲート手段の出
力レベルの変化を伝達し第１および第２センサ容
量の各他端を励振する第１および第２励振ゲート
と、マイクロコンピユータからのデジタル信号を
電圧信号に変換し第１および第２励振ゲートへ電
圧信号を伝達して第１および第２センサ容量に対
する励振振幅に変調を加えるためのデジタル・ア
ナログ変換器と、マイクロコンピユータから外部
へ信号を発信するための伝送手段とを具備し、マ
イクロコンピユータは検出ゲート手段からの第１
および第２センサ容量の容量前に関連した第１お
よび第２の出力レベルの変化を読み込みこれ等の
読込値が一致するようにデジタル・アナログ変換
器へのデジタル信号を操作して対応するデジタル
信号を伝送手段に供給する構成としたものであ
る。 ＜実施例＞ 以下、本発明の実施例について図面に基づき説
明する。 第１図は本発明の一実施例を示す全体のブロツ
ク図である。移動電極１０は検出ゲート手段とし
てのバツフアゲートG5の入力端に接続されてお
り、その出力端はインバータG6と定値電流制限
回路CC1を介してバツフアゲートG5の入力端に負
帰還接続されている。 また、バツフアゲートG5の出力端はマイクロ
コンピユータμCOMの入力端にライン１３を介し
て接続されている。マイクロコンピユータμCOM
からはライン１４，１５が引き出され、それぞれ
励振ゲートとして機能するアンドゲートG7，G8
の入力の一端に接続されている。 アンドゲートG7，G8の入力の他端はそれぞれ
バツフアゲートG5の出力端と接続されている。
アンドゲートG7，G8の各出力端はそれぞれ固定
電極１１，１２と接続され、第１のループ（バツ
フアゲートG5−アンドゲートG7−静電容量C1−
バツフアゲートG5）で第１の正帰還回路が形成
され、第２のループ（バツフアゲートG5−アン
ドゲートG8−静電容量C2−バツフアゲートG5）
で第２の正帰還回路が形成される。これ等のルー
プはマイクロコンピユータμCOMからのライン１
４，１５を介してアンドゲートG7，G8の入力の
一端に与えられるループ切換信号LS1，LS2によ
りいずれかに切換えられる。 マイクロコンピユータμCOMはライン１３を介
して与えられる静電容量C1およびC2の容量値に
関連したバツフアゲートG5の出力レベルの変化
を読み込みこれ等の読込値が一致するデジタル・
アナログ変換器DACへデジタル信号を送出する。
デジタル・アナログ変換器DACはデジタル信号
を対応するアナログの可変電圧Ｖに変換しアンド
ゲートG7，G8を付勢する。 アンドゲートG7，G8は例えばＣ−MOSデバイ
スが使用され、その論理出力レベルは付勢電圧値
＋ＥとＶ、あるいはＶ、−Ｅで提供される。可変
電圧Ｖは付勢される固定の電圧±Ｅの範囲の中に
ある値である。 また、マイクロコンピユータμCOMは前記のデ
ジタル信号に対応する値を出力回路OCに出厘し
ライン１６を介して遠方に例えば４〜20ｍＡの電
流として電流伝送する。 更に、移動電極１０とバツフアゲートG5の出
力端あるいはインバータG6の出力端との間には、
それぞれ分布容量Cs1，Cs2が一般に形成されてい
る。 なお、バツフアゲートG5、ナンドゲートG6は
Ｃ−MOSデバイスで構成され、±Ｅの固定の電圧
で付勢されている。 第２図は第１図におけるマイクロコンピユータ
μCOMの内部の構成を示したブロツク図である。 ライン１３には静電容量C1を選択した周波数
信号と静電容量C2を選択した周波数信号とが選
択的に発生するが、これ等の周波数信号は内部ク
ロツクへ同期させて伝達するための同期化回路
SYCに入力され内部クロツクCLK2との同期がと
られ、積算カウンタCT2で計数されてバスBUS
へ送出される。 積算カウンタCT2は、100KHz以下の周波数信
号を積算して１ミリ秒毎に読込む場合には、その
ビツトサイズを８ビツトとすれば良い。 ROMはプログラムメモリ、RAMはデータメ
モリであり、マイクロプロセツサCPUはデータ
メモリRAMに格納されたデータなどを用いてプ
ログラムメモリROMにしたがつて必要な演算を
行なう。 クロツク発生器CLGより発生するクロツク信
号CLK1はマイクロプロセツサCPUに入力され、
これによりマイクロプロセツサCPUが歩進され
る。また、クロツク信号CLK1をリングカウンタ
RCTによりステツプダウンして内部クロツク
CLK2とされ、これを入出力操作のクロツク信号
として使用する。更に、リングカウンタRCTの
任意の出力端よりクロツク信号CLK3がマイクロ
プロセツサCPUに入力され、これによりマイク
ロプロセツサCPUの入出力サービスのリアルタ
イム割込のタイミングを与える。ライン１３から
の周波数信号が30〜100KHz程度の場合は、
CLK1，CLK2，CLK3としてそれぞれ1MHz、
200KHz、1KHzなどの値が選定される。 マイクロコンピユータCPUはライン１３から
の静電容量C1，C2に各々対応した周波数信号f1，
f2を入力し、これ等の周波数信号f1，f2が一致す
る可変電圧Ｖを出力するように信号処理をしてバ
スBUSを介して出力ポートOPへ出力する。出力
ポートOPはマイクロコンピユータからのデータ
を単にラツチするだけである。 出力ポートOPからのデータを受けて可変電圧
Ｖを出力するデジタル・アナログ変換器DACは
レートマルチプライヤRM、インバータG9、アン
ドゲートG10、オアゲートG11、平滑回路FC2で構
成されている。 出力ポートOPからのデータDSETは例えばD1、
D2〜D12の12ビツト構成とされ、このうちD1、D2
〜D11の11ビツトがレートマルチプライヤRMに
セツトされる。レートマルチプライヤRMはその
入力端inに内部クロツクCLK2を受けこれにセツ
トされたデータD1，D2〜D11で与えられるデジタ
ル値／211を乗算して出力端OUTに出力する。レ
ートマルチプライヤRMは入出力の位相が反転す
る形式のもの、例えばTC4527BP（東芝）などの
市販のCMOSデバイスを用いることができる。 出力ポートOPからのデータDSETのうちデータ
D12はインバータG9を介してアンドゲートG10の
入力の一端に印加され、その入力の他端には内部
クロツクCLK2が印加されている。オアゲート
G11の入力の一端はアンドゲートG10の出力端と
接続され、その入力の他端はレートマルチプライ
ヤRMの出力端と接続されている。オアゲート
G11の出力はフイルタ回路FC2に印加されデータ
DSETに対応したアナログの可変電圧Ｖを出力す
る。なお、オアゲートG11、アンドゲートG10、
インバータG9などは電圧±Ｅで付勢されている。 マイクロプロセツサCPUは出力ポートQPを介
して２ビツトのループ切換信号LS1，LS2をライ
ン１４，１５に送出し、これにより正帰還回路の
選択を行なう。 次に、以上の如く構成された第１図および第２
図に示す実施例の動作について説明する。 先ず、第１図に示す全体の構成にもとづく動作
を第３図に示す波形図を用いて説明する。 マイクロコンピユータμCOMからのループ切換
信号LS1，LS2（第３図ホ，ヘ）によりアンドゲー
トG7あるいはG8が相補的に開閉され、静電容量
C1側あるいはC2側のいずれかのループが選択さ
れてアンドゲートG7，G8の出力端には第３図ハ，
ニに示すような電圧が出力される。 この正帰還のループのいずれかが選択された状
態で、バツフアゲートG5の出力レベルが第３図
ロの如く変化すると、アンドゲートG7あるいは
G8を介してバツフアゲートG5の入力端には正あ
るいは負の電圧変化e1（＝e′1）、e2（＝e′2）が第３
図イに示すように生ずる。この場合に生ずる電圧
変化e1、e2はバツフアゲートG5の入力端への各容
量を介しての電荷移動を考慮すると次式の如くな
る。 e1＝C1（Ｅ−Ｖ）＋Cs1・2E−Cs2・2E／C1＋C2＋
Cs＋Cs1＋Cs2(6) e2＝C2（Ｅ＋Ｖ）＋Cs1・2E−Cs2・2E／C1＋C2＋
Cs＋Cs1＋Cs2(7) この電圧変化e1、e2は、インバータG6と定値電
流制限回路CC1を介してバツフアゲートG5の入力
端に定電流ｉにより第３図イに示す様に一定の傾
斜で時間t1（＝t′1）、t2（＝t′2）を要して負帰還さ
れ、バツフアゲートG5のスレシヨルドレベルへ
引き戻される。この場合の時間t1、t2は、以上の
説明から次式の如くなる。 t1＝e1（C1＋C2＋Cs＋Cs1＋Cs2）／ｉ (8) t2＝e2（C1＋C2＋Cs＋Cs1＋Cs2）／ｉ (9) ここで、ライン１３上に生ずる各静電容量C1，
C2に対応する周波数信号f1，f2が一致するように
可変電圧ＶをアンドゲートG7，G8に印加するよ
うにマイクロコンピユータμCOMが制御するが、
これはt1＝t2になるようにすることを意味するの
で、式(6)〜(9)とt1＝t2なる条件を用いて次式を得
る。 Ｖ＝C1−C2／C1＋C2Ｅ (10) ここで、静電容量C1，C2はC0を差圧ΔPがゼロ
のときの静電容量とするとK1を定数として次式
で示される。 C1＝C0１／１−K1ΔP (11) C2＝C0１／１−K1ΔP (12) これ等の式を(10)式に代入すると、 Ｖ＝K1E・ΔP (13) となり、可変電圧Ｖは差圧ΔPに比例する。しか
もこの(13)式には移動電極１０と変換回路との間の
分布容量Cs1，Cs2が含まれておらず、これ等の分
布容量の影響が除去されている。 なお、第３図ロはバツフアゲートの出力波形、
第３図トはインバータG6の出力波形をそれぞれ
示している。 次に第２図に示すマイクロコンピユータμCOM
およびその周辺の動作を第４図と第５図に示す波
形図を用いて説明する。 ループ切換信号LS1あるいはLS2により静電容
量C1側あるいはC2側のいずれかの正帰還回路が
選択されて周波数信号f1あるいはf2（第４図イ）
が同期化回路SYCに入力され内部クロツクCLK2
（第４図ロ）との同期がとられ、積算カウンタ
CT2の入力端CLへ入力される（第４図ハ）。積算
カウンタCT2の各ビツトの出力端Q1，Q2〜Q8に
はCL入力に対応して第４図ニ〜トに示す各出力
が生ずる。この様にして積算カウンタCT2の出力
端Q1，Q2〜Q8に生じた各出力はマイクロプロセ
ツサCPUが第４図チで示すクロツク信号CLK3で
示すタイミングで読込む。この読込みは周波数信
号f1あるいはf2に対して各々20回の繰り返しで行
なえば、信号周波数100KHzを数値2000として扱
うことにより、充分な分解能が得られる。 読込まれた周波数信号f1，f2に対してこれ等の
値が一致する可変電圧Ｖをアナログ・デジタル変
換器DACより出力するマイクロプロセツサCPU
は演算して出力ポートOPを介してデジタルのデ
ータDSETをインバータG9およびレートマルチプラ
イヤRMへ出力する。 第５図はアナログ・デジタル変換器DACの各
部の波形を示している。特に、この場合はD11〜
D1のデータが全ビツト１の状態において、デー
タD12が０から１へ変化したときの各部の波形を
示している。D12はデジタルのデータDSETの正負
を決める。第５図ロに示すようにデータD12がゼ
ロの状態ではアンドゲートG10の出力端にはクロ
ツク信号CLK2がそのまま出力され（第５図ハ）、
レートマルチプライヤRMの出力端OUTには第
５図ニに示すようにクロツク信号CLK2の位相を
反転した出力が得られる。従つて、オアゲート
G11の各入力端にはクロツク信号CLK2とこれを
反転したクロツク信号が印加されるので、その出
力端には＋Ｅの電圧が生ずる。データD12が１レ
ベルの状態に反転すると、アンドゲートG10の出
力は０レベルに維持され（第５図ハ）、オアゲー
トG11の出力にはレートマルチプライヤRMの出
力（第５図ニ）がそのまま発生する（第５図ホ）。
従つて＋Ｅと−Ｅの電圧が交互に発生し、その平
均値はほぼゼロになる。 以上の点を踏まえてデータD12〜D1の値の２進
表示とオアゲートG11の出力の平均電圧Ｖとの関
係を示せば次の様になる。
【表】
すなわち、可変電圧ＶはD12〜D1のデジタルデ
ータに付勢電圧値Ｅを乗じた値に比例しており、
K2を定数（＝１／211）とすれば、 Ｖ＝DSET・Ｅ・K2 (14) となる。(13)、(14)式から DSET＝K1／K2ΔP (15) となり、差圧ΔPはデジタルのデータとしてマイ
クロコンピユータμCOM内に得られる。このデー
タDSETは出力回路OCを介してライン１６に出力
される。 ＜発明の効果＞ 以上、実施例とともに具体的に説明したように
本発明によれば、移動電極と変換回路との間に形
成される分布容量を除去すると共に差圧の変化に
比例した出力をデジタル化して出力することがで
き、精度の高い容差式差圧伝送器が実現できる。
ータに付勢電圧値Ｅを乗じた値に比例しており、
K2を定数（＝１／211）とすれば、 Ｖ＝DSET・Ｅ・K2 (14) となる。(13)、(14)式から DSET＝K1／K2ΔP (15) となり、差圧ΔPはデジタルのデータとしてマイ
クロコンピユータμCOM内に得られる。このデー
タDSETは出力回路OCを介してライン１６に出力
される。 ＜発明の効果＞ 以上、実施例とともに具体的に説明したように
本発明によれば、移動電極と変換回路との間に形
成される分布容量を除去すると共に差圧の変化に
比例した出力をデジタル化して出力することがで
き、精度の高い容差式差圧伝送器が実現できる。
第１図は本発明の一実施例を示す全体構成図、
第２図は第１図におけるマイクロコンピユータお
よびその周辺の構成を示すブロツク図、第３図は
第１図に示す実施例の各部の波形を示す波形図、
第４図は第２図における入力部の波形を示す波形
図、第５図は第２図におけるアナログ・デジタル
変換器の各部の波形を示す波形図、第６図は従来
の容量式差圧伝送器の構成を示すブロツク図、第
７図は第６図における各部の波形を示す波形図で
ある。 １０……移動電極、１１，１２……固定電極、
G5……バツフアゲート、G6……インバータ、G7，
G8……アンドゲート、CC1……定値電流制限回
路、C1，C2……静電容量、Cs，Cs1，Cs2……分布
容量、μCOM……マイクロコンピユータ、DAC
……デジタル・アナログ変換器、OC……出力回
路。
第２図は第１図におけるマイクロコンピユータお
よびその周辺の構成を示すブロツク図、第３図は
第１図に示す実施例の各部の波形を示す波形図、
第４図は第２図における入力部の波形を示す波形
図、第５図は第２図におけるアナログ・デジタル
変換器の各部の波形を示す波形図、第６図は従来
の容量式差圧伝送器の構成を示すブロツク図、第
７図は第６図における各部の波形を示す波形図で
ある。 １０……移動電極、１１，１２……固定電極、
G5……バツフアゲート、G6……インバータ、G7，
G8……アンドゲート、CC1……定値電流制限回
路、C1，C2……静電容量、Cs，Cs1，Cs2……分布
容量、μCOM……マイクロコンピユータ、DAC
……デジタル・アナログ変換器、OC……出力回
路。
Claims (1)
- １ 差圧に応じて変化する第１および第２センサ
容量と、このセンサ容量の各一端が接続された共
通接続点に入力端が接続され所定の閾値を越えた
入力電圧の変化に応答して出力レベルを変える検
出ゲート手段と、この検出ゲート手段の出力レベ
ルの変化に応答して前記共通接続点へ負帰還電流
を供給する負帰還手段と、前記検出ゲート手段の
出力レベルの変化を読み込むマイクロコンピユー
タと、このマイクロコンピユータによつて一方が
選択され前記第１および第２センサ容量へ前記検
出ゲート手段の出力レベルの変化を伝達し前記第
１および第２センサ容量の各他端を励振する第１
および第２励振ゲートと、前記マイクロコンピユ
ータからのデジタル信号を電圧信号に変換し前記
第１および第２励振ゲートへ電圧信号を伝達して
前記第１および第２センサ容量に対する励振振幅
に変調を加えるためのデジタル・アナログ変換器
と、前記マイクロコンピユータから外部へ信号を
発信するための伝送手段とを具備し、前記マイク
ロコンピユータは前記検出ゲート手段からの前記
第１および第２センサ容量の容量値に関連した第
１および第２の前記出力レベルの変化を読み込み
これ等の読込値が一致するように前記デジタル・
アナログ変換器への前記デジタル信号を操作して
対応するデジタル信号を前記伝送手段に供給する
ことを特徴とする容量式差圧伝送器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22393585A JPS6282322A (ja) | 1985-10-08 | 1985-10-08 | 容量式差圧伝送器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22393585A JPS6282322A (ja) | 1985-10-08 | 1985-10-08 | 容量式差圧伝送器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6282322A JPS6282322A (ja) | 1987-04-15 |
| JPH0431331B2 true JPH0431331B2 (ja) | 1992-05-26 |
Family
ID=16806010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22393585A Granted JPS6282322A (ja) | 1985-10-08 | 1985-10-08 | 容量式差圧伝送器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6282322A (ja) |
-
1985
- 1985-10-08 JP JP22393585A patent/JPS6282322A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6282322A (ja) | 1987-04-15 |
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