JPH04320523A - メモリのスリップ検出回路 - Google Patents
メモリのスリップ検出回路Info
- Publication number
- JPH04320523A JPH04320523A JP8843691A JP8843691A JPH04320523A JP H04320523 A JPH04320523 A JP H04320523A JP 8843691 A JP8843691 A JP 8843691A JP 8843691 A JP8843691 A JP 8843691A JP H04320523 A JPH04320523 A JP H04320523A
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- JP
- Japan
- Prior art keywords
- memory
- slip
- circuit
- address
- read address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、メモリのライトアド
レスとリ−ドアドレスとの同時アクセス等の不具合検出
回路に関するものである。
レスとリ−ドアドレスとの同時アクセス等の不具合検出
回路に関するものである。
【０００２】
【従来の技術】図３は従来からよく知られている「可変
容量ＦＩＦＯメモリ（先入れ先出しメモリ）」の関連す
る部分の構成を示す構成ブロック図である。図において
、１はデータを記憶するメモリアレイ回路、３２は書き
込みアドレスを発生させるライトアドレスポインタ回路
、３３は読みだしアドレスを発生させるリードアドレス
ポインタ回路である。また、３４はデータ入力、３５は
データ出力、３６はスリップが起こる可能性を検出しそ
の時エラーを出力するスリップ検出回路、１３はスリッ
プ検出回路が検出したエラー信号である。
容量ＦＩＦＯメモリ（先入れ先出しメモリ）」の関連す
る部分の構成を示す構成ブロック図である。図において
、１はデータを記憶するメモリアレイ回路、３２は書き
込みアドレスを発生させるライトアドレスポインタ回路
、３３は読みだしアドレスを発生させるリードアドレス
ポインタ回路である。また、３４はデータ入力、３５は
データ出力、３６はスリップが起こる可能性を検出しそ
の時エラーを出力するスリップ検出回路、１３はスリッ
プ検出回路が検出したエラー信号である。
【０００３】次に動作について説明する。図３において
ライトアドレスポインタ回路３２が発生したライトアド
レス及びリードアドレスポインタ回路３３が発生したリ
ードアドレスは、メモリアレイ回路３１及びスリップ検
出回路３６へ与えられる。また、該メモリアレイ回路３
１はデータ入力３４を入力しデータ出力３５を出力する
。又、該スリップ検出回路３６はスリップが起こる可能
性を検出するとエラー信号１３を外部及びリードアドレ
スポインタ回路３３へ出力し、該リードアドレスポイン
タ回路３３をリセットする。
ライトアドレスポインタ回路３２が発生したライトアド
レス及びリードアドレスポインタ回路３３が発生したリ
ードアドレスは、メモリアレイ回路３１及びスリップ検
出回路３６へ与えられる。また、該メモリアレイ回路３
１はデータ入力３４を入力しデータ出力３５を出力する
。又、該スリップ検出回路３６はスリップが起こる可能
性を検出するとエラー信号１３を外部及びリードアドレ
スポインタ回路３３へ出力し、該リードアドレスポイン
タ回路３３をリセットする。
【０００４】スリップとはメモリオバ−フロ−によるデ
−タの脱落または２度読みの事で、スリップ検出は直接
的な検出が困難なので、ライトアドレスとリ−ドアドレ
スとの競合があった事で判断している。通常はどちらか
を基準にしてクロックの差、安定度等によりあるビット
幅のマ−ジンを持たせて検出している。具体的なスリッ
プ検出方法を説明する。図２は図３におけるリードアド
レスポインタ回路及びスリップ検出回路の詳細図である
。図において、１はメモリアレイ回路に与えられるリー
ドアドレス、２から６はリードアドレス及びスリップ検
出に必要な値をカウントし出力するカウンタ、８から１
２はカウンタ２からカウンタ６までのそれぞれの出力と
ライトアドレス７とのアドレス一致を検出する一致検出
器、１３はスリップが起こる可能性を検出した時発生す
るエラー信号である。
−タの脱落または２度読みの事で、スリップ検出は直接
的な検出が困難なので、ライトアドレスとリ−ドアドレ
スとの競合があった事で判断している。通常はどちらか
を基準にしてクロックの差、安定度等によりあるビット
幅のマ−ジンを持たせて検出している。具体的なスリッ
プ検出方法を説明する。図２は図３におけるリードアド
レスポインタ回路及びスリップ検出回路の詳細図である
。図において、１はメモリアレイ回路に与えられるリー
ドアドレス、２から６はリードアドレス及びスリップ検
出に必要な値をカウントし出力するカウンタ、８から１
２はカウンタ２からカウンタ６までのそれぞれの出力と
ライトアドレス７とのアドレス一致を検出する一致検出
器、１３はスリップが起こる可能性を検出した時発生す
るエラー信号である。
【０００５】次に図２の動作について説明する。カウン
タ２からカウンタ６はリードアドレスよりそれぞれ＋α
、＋（α−１）、…、０、−（α−１）、−αずれた値
をカウントする。それぞれの該カウント値は、一致検出
器８から一致検出器１２のそれぞれの片方へ入力され、
他方にはライトアドレスが入力される。そしてライトア
ドレスと該カウント値のどれか１つが等しければ、どれ
かの一致検出器の出力信号が出て、従ってスリップが起
こる可能性があるとしてエラー信号１３を外部へ出力す
る。また、カウンタ２からカウンタ６をリセットする。 ただし、該αは任意の整数であり該αによりスリップの
起こる可能性の発生する範囲を設定する。
タ２からカウンタ６はリードアドレスよりそれぞれ＋α
、＋（α−１）、…、０、−（α−１）、−αずれた値
をカウントする。それぞれの該カウント値は、一致検出
器８から一致検出器１２のそれぞれの片方へ入力され、
他方にはライトアドレスが入力される。そしてライトア
ドレスと該カウント値のどれか１つが等しければ、どれ
かの一致検出器の出力信号が出て、従ってスリップが起
こる可能性があるとしてエラー信号１３を外部へ出力す
る。また、カウンタ２からカウンタ６をリセットする。 ただし、該αは任意の整数であり該αによりスリップの
起こる可能性の発生する範囲を設定する。
【０００６】
【発明が解決しようとする課題】従来のメモリのスリッ
プ検出回路は以上のように構成されているので、スリッ
プ検出回路は（２α＋１）個のカウンタと（２α＋１）
個の一致検出器を必要とするので、回路規模が非常に大
きくなるという問題点があった。この発明は上記のよう
な課題を解消するためになされたもので、小さい回路規
模で実現できるスリップ検出回路を得ることを目的とし
ている。
プ検出回路は以上のように構成されているので、スリッ
プ検出回路は（２α＋１）個のカウンタと（２α＋１）
個の一致検出器を必要とするので、回路規模が非常に大
きくなるという問題点があった。この発明は上記のよう
な課題を解消するためになされたもので、小さい回路規
模で実現できるスリップ検出回路を得ることを目的とし
ている。
【０００７】
【課題を解決するための手段】この発明に係るメモリの
スリップ検出回路は、書き込みアドレスと読み出しアド
レスとの差を求める減算器と、減算結果と設定ビットと
の一致を検出する複数の一致検出器を設けた。
スリップ検出回路は、書き込みアドレスと読み出しアド
レスとの差を求める減算器と、減算結果と設定ビットと
の一致を検出する複数の一致検出器を設けた。
【０００８】
【作用】この発明におけるメモリのスリップ検出回路は
、１つの減算結果に対し、それと設定ビット異なるアド
レス数を検出する。
、１つの減算結果に対し、それと設定ビット異なるアド
レス数を検出する。
【０００９】
【実施例】図１は、本発明の一実施例であるメモリのス
リップ検出回路の回路構成図である。図において、２２
はカウンタ、２４は減算器である。その他の８〜１２は
従来と同じ一致検出器である。１４はＯＲゲ−トで、１
３はスリップ検出時のエラ−信号であり、従来と同じで
ある。
リップ検出回路の回路構成図である。図において、２２
はカウンタ、２４は減算器である。その他の８〜１２は
従来と同じ一致検出器である。１４はＯＲゲ−トで、１
３はスリップ検出時のエラ−信号であり、従来と同じで
ある。
【００１０】次に動作を説明する。減算器２４はカウン
タ２２が発生するリードアドレス１とライトアドレス７
が入力されると、該ライトアドレス７から該リードアド
レス１を減算し減算結果を一致検出器８から一致検出１
２に入力する。一致検出器８〜１２はそれぞれ設定ビッ
トの＋α、＋（α−１）、…、０、−（α−１）、−α
と該減算結果とを比較する。つまり、ライトアドレスが
リードアドレスの±αビット内であるときには、一致検
出器８〜１２の内の１つの一致検出器が検出信号を出し
、スリップが起こる可能性があるとしてエラー信号１０
を外部に出力し、同時にカウンタ２２をリセットする。 ただし、該αは任意の整数であり該αによりスリップの
起こる可能性の発生する範囲を設定できる。
タ２２が発生するリードアドレス１とライトアドレス７
が入力されると、該ライトアドレス７から該リードアド
レス１を減算し減算結果を一致検出器８から一致検出１
２に入力する。一致検出器８〜１２はそれぞれ設定ビッ
トの＋α、＋（α−１）、…、０、−（α−１）、−α
と該減算結果とを比較する。つまり、ライトアドレスが
リードアドレスの±αビット内であるときには、一致検
出器８〜１２の内の１つの一致検出器が検出信号を出し
、スリップが起こる可能性があるとしてエラー信号１０
を外部に出力し、同時にカウンタ２２をリセットする。 ただし、該αは任意の整数であり該αによりスリップの
起こる可能性の発生する範囲を設定できる。
【００１１】メモリのスリップが実用上よく問題となる
のは、非同期デ−タの伝送路等における一時バファであ
り、転送速度の速い伝送路と転送速度の遅い入出力装置
間、伝送速度の遅い通信路と転送速度の速い内部バス間
等に用いるＦＩＦＯメモリ（先入れ先だしメモリ）に適
用すると効果が大きい。ＦＩＦＯメモリではデ−タの読
み出しと書き込みが競合して起こり、その各々の指定ア
ドレスが近接することが多いからである。多くのＦＩＦ
Ｏメモリが用いられる装置では、個々のＦＩＦＯメモリ
周辺でのスリップ検出回路の規模縮小が大きな効果を生
む。
のは、非同期デ−タの伝送路等における一時バファであ
り、転送速度の速い伝送路と転送速度の遅い入出力装置
間、伝送速度の遅い通信路と転送速度の速い内部バス間
等に用いるＦＩＦＯメモリ（先入れ先だしメモリ）に適
用すると効果が大きい。ＦＩＦＯメモリではデ−タの読
み出しと書き込みが競合して起こり、その各々の指定ア
ドレスが近接することが多いからである。多くのＦＩＦ
Ｏメモリが用いられる装置では、個々のＦＩＦＯメモリ
周辺でのスリップ検出回路の規模縮小が大きな効果を生
む。
【００１２】図１の本発明の実施例と、図２の従来の構
成とでゲ−ト数の比較をする。ハ−ドウェア規模の算定
のための基準として、ゲ−トが用いられる。この場合の
ゲ−トは２入力ｎａｎｄが基本であり、３ベ−シックセ
ルからできている。１ゲ−トつまり２入力ｎａｎｄは２
ベ−シックセルでよいが、アイソレ−ションのためのセ
ルを含めて３ベ−シックセルとなる。
成とでゲ−ト数の比較をする。ハ−ドウェア規模の算定
のための基準として、ゲ−トが用いられる。この場合の
ゲ−トは２入力ｎａｎｄが基本であり、３ベ−シックセ
ルからできている。１ゲ−トつまり２入力ｎａｎｄは２
ベ−シックセルでよいが、アイソレ−ションのためのセ
ルを含めて３ベ−シックセルとなる。
【００１３】図２においてアドレスが６ビットで、マ−
ジンンのαが２の例を考える。この時には各カウンタに
１個５０．３ゲ−トのｓｙｎｃｈｒｏｎｏｕｓ４ｂｉｔ
ｃｏｕｎｔｅｒ を用いたとすると、１アドレスに２
個の４ｂｉｔ ｃｏｕｎｔｅｒ がいるので、カウンタ
４を除いてカウンタ２〜６までの総計として８個、総ゲ
−ト数４０２．４ゲ−トとなる。一方図１の例では、減
算器の総ゲ−ト数は２ベ−シックセル（０．７ゲ−ト）
のインバ−タを６個と１６．３ゲ−トの２ビットフルア
ダ−を２の補数回路、加算器各３個の計６個で９７．８
ゲ−トの総計１０２ゲ−トとなる。
ジンンのαが２の例を考える。この時には各カウンタに
１個５０．３ゲ−トのｓｙｎｃｈｒｏｎｏｕｓ４ｂｉｔ
ｃｏｕｎｔｅｒ を用いたとすると、１アドレスに２
個の４ｂｉｔ ｃｏｕｎｔｅｒ がいるので、カウンタ
４を除いてカウンタ２〜６までの総計として８個、総ゲ
−ト数４０２．４ゲ−トとなる。一方図１の例では、減
算器の総ゲ−ト数は２ベ−シックセル（０．７ゲ−ト）
のインバ−タを６個と１６．３ゲ−トの２ビットフルア
ダ−を２の補数回路、加算器各３個の計６個で９７．８
ゲ−トの総計１０２ゲ−トとなる。
【００１４】
【発明の効果】以上のようにこの発明によれば、メモリ
のスリップ検出回路として書き込みアドレスと読み出し
アドレスとの差を求める減算器と、減算結果と設定ビッ
トとの一致を検出する複数の一致検出器を設けたので、
検出のための回路規模が小さくなるという効果がある。
のスリップ検出回路として書き込みアドレスと読み出し
アドレスとの差を求める減算器と、減算結果と設定ビッ
トとの一致を検出する複数の一致検出器を設けたので、
検出のための回路規模が小さくなるという効果がある。
【図１】本発明の一実施例であるメモリのスリップ検出
回路の回路構成図である。
回路の回路構成図である。
【図２】従来のスリップ検出回路の回路構成図である。
【図３】可変容量ＦＩＦＯメモリの構成ブロック図であ
る。
る。
８〜１２ 一致検出器
１４ ＯＲゲ−ト
２２ カウンタ
２４ 減算器
Claims (1)
- 【請求項１】 デ−タを記憶するメモリの、書き込み
アドレスと読み出しアドレスとの差を求める減算器と、
減算結果と設定ビットとの一致を検出する一致検出器群
を備えたメモリのスリップ検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8843691A JPH04320523A (ja) | 1991-04-19 | 1991-04-19 | メモリのスリップ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8843691A JPH04320523A (ja) | 1991-04-19 | 1991-04-19 | メモリのスリップ検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04320523A true JPH04320523A (ja) | 1992-11-11 |
Family
ID=13942746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8843691A Pending JPH04320523A (ja) | 1991-04-19 | 1991-04-19 | メモリのスリップ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04320523A (ja) |
-
1991
- 1991-04-19 JP JP8843691A patent/JPH04320523A/ja active Pending
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