JPH0432232A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0432232A JPH0432232A JP13925190A JP13925190A JPH0432232A JP H0432232 A JPH0432232 A JP H0432232A JP 13925190 A JP13925190 A JP 13925190A JP 13925190 A JP13925190 A JP 13925190A JP H0432232 A JPH0432232 A JP H0432232A
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- JP
- Japan
- Prior art keywords
- wiring
- film
- insulating film
- forming
- spin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置の製造方法に関し、更にる。
［発明の概要］
本発明は、半導体装置の製造方法において、基板上に間
隔を異にする複数の配線を形成する工程と、前記基板及
び配線の上に第１の絶縁膜を形成する工程と、前記第１
の配線膜の上にレジスト層を形成し、レジストエッチバ
ック法を用いて前記配線が露出するまでエッチバックを
行なって平坦化する工程と、次に、前記第１の絶縁膜及
び前記配線の上にスピンオングラスを塗布して平坦化す
る工程と、前記スピンオングラスの上に第２の絶縁膜を
形成する工程を備えたことにより、配線相互間の間隔が
異なる半導体装置の配線層上の絶縁膜の平坦性を向上さ
せるようにしたものである。
隔を異にする複数の配線を形成する工程と、前記基板及
び配線の上に第１の絶縁膜を形成する工程と、前記第１
の配線膜の上にレジスト層を形成し、レジストエッチバ
ック法を用いて前記配線が露出するまでエッチバックを
行なって平坦化する工程と、次に、前記第１の絶縁膜及
び前記配線の上にスピンオングラスを塗布して平坦化す
る工程と、前記スピンオングラスの上に第２の絶縁膜を
形成する工程を備えたことにより、配線相互間の間隔が
異なる半導体装置の配線層上の絶縁膜の平坦性を向上さ
せるようにしたものである。
［従来の技術］
近年、特定用途向けＬＳＩ（＾ＳｉＣ：Ａｐｐｌｉｃａ
ｔｉｏｎ５ｐｅｃｉｔｉｃ Ｉｃ）等の半導体装置にお
いても高集積化、多機能化の進行が著しい。これに対応
して、素子間配線の短縮、配線領域のチップ占有率の低
減、設計の容易性などを実現するため、今や多層配線技
術は必須のものとなっている。このため、層間絶縁膜の
平坦化が強く要請されている。
ｔｉｏｎ５ｐｅｃｉｔｉｃ Ｉｃ）等の半導体装置にお
いても高集積化、多機能化の進行が著しい。これに対応
して、素子間配線の短縮、配線領域のチップ占有率の低
減、設計の容易性などを実現するため、今や多層配線技
術は必須のものとなっている。このため、層間絶縁膜の
平坦化が強く要請されている。
従来、この種の平坦化技術としては、第２図Ａ〜第２図
Ｃに示されるようなものが知られている。
Ｃに示されるようなものが知られている。
まず、第２図Ａに示すように、基板１上に形成された複
数の第１アルミニウム配線２の上にＣＶＤ膜３を形成し
、次に、第２図Ｂに示すように、ＳＯＧを塗布、ベーク
してＳＯＧ膜４を形成する。
数の第１アルミニウム配線２の上にＣＶＤ膜３を形成し
、次に、第２図Ｂに示すように、ＳＯＧを塗布、ベーク
してＳＯＧ膜４を形成する。
また、平坦性が充分得られないときは、ＳＯＧの粘度、
膜厚を変えてスピンコード及びベークの工程を２，３回
に分けて行なう。第２図Ｃは、ＳＯＧ膜４の平坦化を行
なった後の状態を示している。
膜厚を変えてスピンコード及びベークの工程を２，３回
に分けて行なう。第２図Ｃは、ＳＯＧ膜４の平坦化を行
なった後の状態を示している。
［発明が解決しようとする課題］
しかしながら、このような従来例にあっては、ＳＯＧ膜
の塗布を２回、３回に分けることで平坦性の程度は良く
なるが、この場合、非常に手間がかかる作業となり、生
産性が悪化する問題点があった。
の塗布を２回、３回に分けることで平坦性の程度は良く
なるが、この場合、非常に手間がかかる作業となり、生
産性が悪化する問題点があった。
特に、ＡＳＩＣのように配線間のスペースが、狭いスペ
ースと広いスペースとで入り混っているデバイスでは、
配線間スペースでのカバレッジが異なるため、平坦性を
均一化することが困難であった。
ースと広いスペースとで入り混っているデバイスでは、
配線間スペースでのカバレッジが異なるため、平坦性を
均一化することが困難であった。
本発明は、このような従来の問題点に着目して創案され
たものであって、レジストエッチバックの限界を広げる
ことが出来、平坦性の高い層間絶縁膜の形成が可能とな
る半導体装置の製造方法を得んとするものである。
たものであって、レジストエッチバックの限界を広げる
ことが出来、平坦性の高い層間絶縁膜の形成が可能とな
る半導体装置の製造方法を得んとするものである。
［課題を解決するための手段］
そこで、本発明は、基板上に間隔を異にする複数の配線
を形成する工程と、前記基板及び配線の上に第１の絶縁
膜を形成する工程と、前記第１の配線膜の上にレジスト
層を形成し、レジストエッチバック法を用いて前記配線
が露出するまでエッチバックを行なって平坦化する工程
と、次に、前記第１の絶縁膜及び前記配線の上にスピン
オングラスを塗布して平坦化する工程と、前記スピンオ
ングラスの上に第２の絶縁膜を形成する工程を備えたこ
とを、その解決手段としている。
を形成する工程と、前記基板及び配線の上に第１の絶縁
膜を形成する工程と、前記第１の配線膜の上にレジスト
層を形成し、レジストエッチバック法を用いて前記配線
が露出するまでエッチバックを行なって平坦化する工程
と、次に、前記第１の絶縁膜及び前記配線の上にスピン
オングラスを塗布して平坦化する工程と、前記スピンオ
ングラスの上に第２の絶縁膜を形成する工程を備えたこ
とを、その解決手段としている。
［作用］
基板及び配線上の第１の絶縁膜をレジストエッチバック
法にてエッチバックすることにより、第１の絶縁膜表面
の平坦性を均一化する。次に、ＳＯＧの平坦化工程によ
り、さらに平坦性を向上させることが可能となる。
法にてエッチバックすることにより、第１の絶縁膜表面
の平坦性を均一化する。次に、ＳＯＧの平坦化工程によ
り、さらに平坦性を向上させることが可能となる。
［実施例］
以下、本発明に係る半導体装置の製造方法の詳細を図面
に示す実施例に基づいて説明する。
に示す実施例に基づいて説明する。
先ず、第１図Ａに示すように、基板１０の上に複数のア
ルミニウム配線１１を形成する。これらアルミニウム配
線１１−１１は、例えば、厚さが４０００人程度程度り
、夫々の間隔はデバイス設計に従って、例えば０．７μ
ｍ＝１．４μｍの範囲に設定されている。なお、同図中
ａで示す部分の配線間隔は、例えば約１．４μｍであり
、ｂで示す部分の配線間隔は、例えば約０．７μｍに設
定されている。次に、同図Ａに示すように、第１の絶縁
膜としてのＰ−５ｉＮ（プラズマ窒化シリコン）膜１２
をプラズマＣＶＤ法により堆積させる。
ルミニウム配線１１を形成する。これらアルミニウム配
線１１−１１は、例えば、厚さが４０００人程度程度り
、夫々の間隔はデバイス設計に従って、例えば０．７μ
ｍ＝１．４μｍの範囲に設定されている。なお、同図中
ａで示す部分の配線間隔は、例えば約１．４μｍであり
、ｂで示す部分の配線間隔は、例えば約０．７μｍに設
定されている。次に、同図Ａに示すように、第１の絶縁
膜としてのＰ−５ｉＮ（プラズマ窒化シリコン）膜１２
をプラズマＣＶＤ法により堆積させる。
このようにして形成されるＰ−ＳｉＮ膜１２の厚さは、
アルミニウム配線１１上で例えば５１００人の膜厚に設
定した場合、ａの部分で同様に５１００人の膜厚であっ
て、アルミニウム配線１１の高さより高くなり、また、
ｂの部分では、膜厚が３０００Å以下であってアルミニ
ウム配線１１の高さより低くなる。
アルミニウム配線１１上で例えば５１００人の膜厚に設
定した場合、ａの部分で同様に５１００人の膜厚であっ
て、アルミニウム配線１１の高さより高くなり、また、
ｂの部分では、膜厚が３０００Å以下であってアルミニ
ウム配線１１の高さより低くなる。
次に、第１図Ｂに示すように、Ｐ−８ｉＮ膜１２の上に
レジスト層１３を塗布する。次いで、レジストエッチバ
ック法を行なってアルミニウム配線１１が露出するまで
エッチバックした後、レジストのみを除去する（第１図
Ｃ）。
レジスト層１３を塗布する。次いで、レジストエッチバ
ック法を行なってアルミニウム配線１１が露出するまで
エッチバックした後、レジストのみを除去する（第１図
Ｃ）。
そして、第１図りに示す′ように、Ｐ−ＳｉＮ膜Ｉ２及
びぼ出したアルミニウム配線１１の」二に、プラズマＣ
ＶＤ法によりＰ−８ｉＯ（プラズマ酸化シリフン）膜１
４を堆積させる。
びぼ出したアルミニウム配線１１の」二に、プラズマＣ
ＶＤ法によりＰ−８ｉＯ（プラズマ酸化シリフン）膜１
４を堆積させる。
次に、第１図Ｅに示すように、Ｐ−８ｉＯ膜１４の上に
スピンオングラス（ＳＯＧ）１５の塗布。
スピンオングラス（ＳＯＧ）１５の塗布。
ベークを行なった後、エッチバックを行なう。なお、こ
のエッチバック工程は、上記１．たｌノジストエッヂバ
ック工程で段差が小さくなっている場合は省略すること
も可能である。
のエッチバック工程は、上記１．たｌノジストエッヂバ
ック工程で段差が小さくなっている場合は省略すること
も可能である。
次に、第１図Ｆに示ずにうに、スピンオングラス１５の
」二に、第２の絶縁膜トシてのＰ−８ｉＯ膜１６をプラ
ズマＣＶＤ法により堆積させた後、その」二にアルミニ
ウム配線１７を形成する。
」二に、第２の絶縁膜トシてのＰ−８ｉＯ膜１６をプラ
ズマＣＶＤ法により堆積させた後、その」二にアルミニ
ウム配線１７を形成する。
以」二のように、第１の絶縁膜としてのＰ−ＳｉＮ膜１
２のレジストエッチバックとスピンオングラス１５の工
程を組み合せることで、従来のようなスピンオングラス
のみの平坦化によって生じる窪みを極力抑えることがで
き、平坦化を向上することが出来る。
２のレジストエッチバックとスピンオングラス１５の工
程を組み合せることで、従来のようなスピンオングラス
のみの平坦化によって生じる窪みを極力抑えることがで
き、平坦化を向上することが出来る。
以」二、実施例について説明したが、本発明はこれに限
らず各種の設計変更が可能である。
らず各種の設計変更が可能である。
例えば、上記実施例においては、第１の絶縁膜としての
Ｐ−ＳｉＮ膜１２及びアルミニウム配線１１の上にＰ−
８ｉＯ膜１４を介してスピンオングラス１５を塗布した
が、Ｐ−５ｉＯ膜１４を介さずに塗布してもよい。
Ｐ−ＳｉＮ膜１２及びアルミニウム配線１１の上にＰ−
８ｉＯ膜１４を介してスピンオングラス１５を塗布した
が、Ｐ−５ｉＯ膜１４を介さずに塗布してもよい。
また、上記実施例は、第１の絶縁膜としてＰＳｉＮＳｉ
Ｎ膜用２たが、レジストニーフチパック法が可能な他の
絶縁膜を用いても勿論よい。
Ｎ膜用２たが、レジストニーフチパック法が可能な他の
絶縁膜を用いても勿論よい。
さらに、上記実施例においては、スピンオングラス１５
の上にＰ−ＳｉＯ膜１６を堆積させているが、他のＣＶ
Ｄ膜を形成してもよい。
の上にＰ−ＳｉＯ膜１６を堆積させているが、他のＣＶ
Ｄ膜を形成してもよい。
［発明の効果］
以上の説明から明らかなように、本発明に係る半導体装
置の製造方法によれば、ＡＳＩＣのような配線間が狭い
スペースと広いスペースが混在する半導体装置における
層間絶縁膜の平坦性を向上させる効果がある。このため
、多層配線技術の向上が可能となり、半導体装置の高集
積化を可能とする効果がある。
置の製造方法によれば、ＡＳＩＣのような配線間が狭い
スペースと広いスペースが混在する半導体装置における
層間絶縁膜の平坦性を向上させる効果がある。このため
、多層配線技術の向上が可能となり、半導体装置の高集
積化を可能とする効果がある。
第１図Ａ〜・第１図Ｆは本発明に係る半導体装置の製造
方法の実施例を示す工程説明図、第２図Ａ〜第２図Ｃは
従来方法の工程説明図である。 １１・・アルミニウム配線、１２・・・Ｐ−ｓｉＮ膜（
第１の絶縁膜）、１３・・・レジスト層、Ｉ４・・・Ｐ
ＳｉＯ［，１５・・・スピンオングラス、１６・・・Ｐ
ＳｉＯ膜（第２の絶縁膜）。 表東方洟り工粍礼帽回 第２図Ａ 第２図Ｃ
方法の実施例を示す工程説明図、第２図Ａ〜第２図Ｃは
従来方法の工程説明図である。 １１・・アルミニウム配線、１２・・・Ｐ−ｓｉＮ膜（
第１の絶縁膜）、１３・・・レジスト層、Ｉ４・・・Ｐ
ＳｉＯ［，１５・・・スピンオングラス、１６・・・Ｐ
ＳｉＯ膜（第２の絶縁膜）。 表東方洟り工粍礼帽回 第２図Ａ 第２図Ｃ
Claims (1)
- （１）基板上に間隔を異にする複数の配線を形成する工
程と、 前記基板及び配線の上に第１の絶縁膜を形成する工程と
、 前記第１の配線膜の上にレジスト層を形成し、レジスト
エッチバック法を用いて前記配線が露出するまでエッチ
バックを行なって平坦化する工程と、 次に、前記第１の絶縁膜及び前記配線の上にスピンオン
グラスを塗布して平坦化する工程と、前記スピンオング
ラスの上に第２の絶縁膜を形成する工程を備えたことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13925190A JPH0432232A (ja) | 1990-05-29 | 1990-05-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13925190A JPH0432232A (ja) | 1990-05-29 | 1990-05-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0432232A true JPH0432232A (ja) | 1992-02-04 |
Family
ID=15240962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13925190A Pending JPH0432232A (ja) | 1990-05-29 | 1990-05-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0432232A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08227886A (ja) * | 1995-02-21 | 1996-09-03 | Nec Corp | 半導体装置の製造方法 |
| KR101158916B1 (ko) * | 2003-10-24 | 2012-06-21 | 소니 주식회사 | 액체 토출 헤드, 액체 토출 장치 및 액체 토출 헤드의제조 방법 |
-
1990
- 1990-05-29 JP JP13925190A patent/JPH0432232A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08227886A (ja) * | 1995-02-21 | 1996-09-03 | Nec Corp | 半導体装置の製造方法 |
| KR101158916B1 (ko) * | 2003-10-24 | 2012-06-21 | 소니 주식회사 | 액체 토출 헤드, 액체 토출 장치 및 액체 토출 헤드의제조 방법 |
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