JPH0416946B2 - - Google Patents
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- Publication number
- JPH0416946B2 JPH0416946B2 JP57195774A JP19577482A JPH0416946B2 JP H0416946 B2 JPH0416946 B2 JP H0416946B2 JP 57195774 A JP57195774 A JP 57195774A JP 19577482 A JP19577482 A JP 19577482A JP H0416946 B2 JPH0416946 B2 JP H0416946B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- pad
- power supply
- circuit
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、一部マスク変更で作られるセミカス
タムな半導体装置（IC）のパツド形成に関する。
タムな半導体装置（IC）のパツド形成に関する。
最近、ゲートアレーに代表されるマスタースラ
イスセミカスタムICが広く使われ始めている。
通常、ゲートアレー（以下GAと略記）では、１
層もしくは２層程度の配線層マスクの切換えによ
り、ユーザー仕様の回路を作り込んでいく。また
入力パツドは、各回路に於いて必要最小数を使う
のが普通であり、多くの場合、数ないし数十のパ
ツドは不用になつていた。
イスセミカスタムICが広く使われ始めている。
通常、ゲートアレー（以下GAと略記）では、１
層もしくは２層程度の配線層マスクの切換えによ
り、ユーザー仕様の回路を作り込んでいく。また
入力パツドは、各回路に於いて必要最小数を使う
のが普通であり、多くの場合、数ないし数十のパ
ツドは不用になつていた。
従来のCMOSGAに於いて、このような不用パ
ツドの処理は、不用パツドを全く形成しないか、
形成しても入出力回路あるいは電源とも無接続の
状態であつた。従つて、不用パツドのスペースが
無駄になるという欠点があつた。また、従来で
は、パツドが不用になると、そのパツドに対応す
る入出力回路も不用となるが、入力回路の入力端
子はどこにも接続されないままであつた。従つ
て、入力端子が中間電位になりCMOS回路であ
る入力回路に多大な電流が流れ、消費電力が大き
くなると共に電源が不安定になるという欠点を有
していた。
ツドの処理は、不用パツドを全く形成しないか、
形成しても入出力回路あるいは電源とも無接続の
状態であつた。従つて、不用パツドのスペースが
無駄になるという欠点があつた。また、従来で
は、パツドが不用になると、そのパツドに対応す
る入出力回路も不用となるが、入力回路の入力端
子はどこにも接続されないままであつた。従つ
て、入力端子が中間電位になりCMOS回路であ
る入力回路に多大な電流が流れ、消費電力が大き
くなると共に電源が不安定になるという欠点を有
していた。
まず、従来の欠点を解決した出願人に於て周知
でない先行技術として認識されるCMOS・GAの
構成を第１図に示す。図中、１０１は入力もしく
は出力パツド、１０３は入出力回路であり、パツ
ド１０１は必要に応じて入出力回路１０３に接続
され入力もしくは出力パツドとして使用される。
１０４は入出力回路１０３に接続される内部回路
である。入力もしくは出力に使用しない不用パツ
ド１０１に入出力回路１０３の入力回路の入力端
子１０２を接続することなく、接地電位もしくは
電源電圧と同電位の電源線に接続する。これは、
特に入力端子を接地電位もしくは電源電位に接続
しておかないと、入力端子が中間電位となつて
CMOS回路である入力回路に多大な電流が流れ
るのを防ぐためである。従つて、パツドと接続さ
れない入力回路に於いて無意味な電流が流れるこ
となく、低消費電力化が達成される。更に、多大
な電流が流れると半導体装置の電源が不安定とな
るが、そのような心配も不用となる。
でない先行技術として認識されるCMOS・GAの
構成を第１図に示す。図中、１０１は入力もしく
は出力パツド、１０３は入出力回路であり、パツ
ド１０１は必要に応じて入出力回路１０３に接続
され入力もしくは出力パツドとして使用される。
１０４は入出力回路１０３に接続される内部回路
である。入力もしくは出力に使用しない不用パツ
ド１０１に入出力回路１０３の入力回路の入力端
子１０２を接続することなく、接地電位もしくは
電源電圧と同電位の電源線に接続する。これは、
特に入力端子を接地電位もしくは電源電位に接続
しておかないと、入力端子が中間電位となつて
CMOS回路である入力回路に多大な電流が流れ
るのを防ぐためである。従つて、パツドと接続さ
れない入力回路に於いて無意味な電流が流れるこ
となく、低消費電力化が達成される。更に、多大
な電流が流れると半導体装置の電源が不安定とな
るが、そのような心配も不用となる。
しかし、第１図の先行技術では、不用パツド１
０１は電源に接続されておらず、何らかの要因で
電源変動があつた場合には入力回路の入力端子１
０２の電位も変動して、多大な電流が入力回路に
流れてしまう恐れが依然として存在していた。
０１は電源に接続されておらず、何らかの要因で
電源変動があつた場合には入力回路の入力端子１
０２の電位も変動して、多大な電流が入力回路に
流れてしまう恐れが依然として存在していた。
本発明は、従来及び先行技術の欠点を解決し、
従来何ら役に立つていなかつた不用パツドと不用
パツドから入力を受けない入力回路の入力端子を
電源に接続することにより、不用パツドのスペー
スの有効活用を図ると共に半導体装置の電源の安
定化を図ることを目的とする。
従来何ら役に立つていなかつた不用パツドと不用
パツドから入力を受けない入力回路の入力端子を
電源に接続することにより、不用パツドのスペー
スの有効活用を図ると共に半導体装置の電源の安
定化を図ることを目的とする。
以下、図面に基づき本発明を説明する。第２
図、第３図に本発明の実施例を示す。これらの実
施例は、第１図に更に不用パツドを接地電位もし
くは電源電位の電源線に接続して電源用パツドと
する構成を加えたものである。第２図に於いて、
２０１はパツド、２０３は入力回路、２０４は内
部回路である。不用パツド２０１と入力回路２０
３の入力端子２０２は接続され、接地電位もしく
は電源電位の電源線に接続される。また、第３図
に於いで、３０１はパツド、３０３は入力回路、
３０４は内部回路である。不用パツド３０１は接
地電位もしくは電源電位の電源線に接続し、入力
回路３０３の入力端子３０２を入力パツド３０１
と逆電位の電源線に接続する。上記の２つの実施
例で共通しているのが、回路的に不用なパツドが
電源用パツドとして使われていることである。更
に、２つの実施例では、第１図と同様に入力回路
の入力端子も電源線に接続されている。
図、第３図に本発明の実施例を示す。これらの実
施例は、第１図に更に不用パツドを接地電位もし
くは電源電位の電源線に接続して電源用パツドと
する構成を加えたものである。第２図に於いて、
２０１はパツド、２０３は入力回路、２０４は内
部回路である。不用パツド２０１と入力回路２０
３の入力端子２０２は接続され、接地電位もしく
は電源電位の電源線に接続される。また、第３図
に於いで、３０１はパツド、３０３は入力回路、
３０４は内部回路である。不用パツド３０１は接
地電位もしくは電源電位の電源線に接続し、入力
回路３０３の入力端子３０２を入力パツド３０１
と逆電位の電源線に接続する。上記の２つの実施
例で共通しているのが、回路的に不用なパツドが
電源用パツドとして使われていることである。更
に、２つの実施例では、第１図と同様に入力回路
の入力端子も電源線に接続されている。
以上の本発明によれば、パツドに接続されない
入力回路の入力端子を電源に接続し、入力回路に
電流が流れないようにしているので、半導体装置
を低消費電力化でき、また入力回路にて多大な電
流が流れないので半導体装置の電源の低下や変動
を引き起こすこともなくなる。加えて、不用パツ
ドのスペースを有効に利用し、不用パツドを電源
に接続するため、電源線に広い面積のパツドが接
続されて電源線の配線容量が増し、電源の低下や
変動を押さえることができる。従つて、電源に接
続した入力回路の入力端子の電位が変動して、入
力回路に多大な電流が流れる恐れもなくなる。
入力回路の入力端子を電源に接続し、入力回路に
電流が流れないようにしているので、半導体装置
を低消費電力化でき、また入力回路にて多大な電
流が流れないので半導体装置の電源の低下や変動
を引き起こすこともなくなる。加えて、不用パツ
ドのスペースを有効に利用し、不用パツドを電源
に接続するため、電源線に広い面積のパツドが接
続されて電源線の配線容量が増し、電源の低下や
変動を押さえることができる。従つて、電源に接
続した入力回路の入力端子の電位が変動して、入
力回路に多大な電流が流れる恐れもなくなる。
また、半導体チツプ内に電源用パツドが多く設
置できるので、チツプ実装時にワイヤーボンデイ
ングの自由度が非常に大きくなる。
置できるので、チツプ実装時にワイヤーボンデイ
ングの自由度が非常に大きくなる。
第１図は先行技術を示す図、第２図及び第３図
は本発明の実施例を示す図である。
は本発明の実施例を示す図である。
Claims (1)
- １ 入出力回路と、該入出力回路と必要に応じて
接続され入力もしくは出力パツドとして使用され
るべきパツドとを備えるマスタースライスな半導
体装置に於いて、前記パツドであつて入力もしく
は出力パツドとして使用されないパツドを該半導
体装置の電源線に接続して電源用パツドとして用
い、当該パツドから入力を受けない前記入出力回
路の入力回路の入力端子を該入力回路にて電流が
流れないように該半導体装置の電源線に接続して
なることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57195774A JPS5984547A (ja) | 1982-11-08 | 1982-11-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57195774A JPS5984547A (ja) | 1982-11-08 | 1982-11-08 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21080190A Division JPH03241763A (ja) | 1990-08-09 | 1990-08-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5984547A JPS5984547A (ja) | 1984-05-16 |
| JPH0416946B2 true JPH0416946B2 (ja) | 1992-03-25 |
Family
ID=16346738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57195774A Granted JPS5984547A (ja) | 1982-11-08 | 1982-11-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984547A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61229103A (ja) * | 1985-04-04 | 1986-10-13 | Canon Inc | 複写機等の制御装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5561054A (en) * | 1978-10-30 | 1980-05-08 | Mitsubishi Electric Corp | Large scale integrated circuit |
| JPS58197746A (ja) * | 1982-05-14 | 1983-11-17 | Hitachi Ltd | 半導体集積回路装置 |
-
1982
- 1982-11-08 JP JP57195774A patent/JPS5984547A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5984547A (ja) | 1984-05-16 |
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